[发明专利]减少引脚计数接口

说明书

提供了一种装置，包括一组寄存器和计算块的接口。计算块包括物理层块或介质访问控制层块中的一个。该接口包括用于发送异步信号的一个或多个引脚、用于接收异步信号的一个或多个引脚，以及一组引脚，用于传送特定信号以访问该组寄存器，其中定义接口的一组控制和状态信号被映射到该组寄存器的相应位。

相关申请的交叉引用

本申请要求于2016年10月1日提交的美国专利申请序号15/283、310的优先权，该申请要求于2016年5月24日提交的美国临时专利申请序号62/340、750的优先权。在先申请的公开内容被认为是本申请的公开内容的一部分，并且通过引用方式将其全部内容并入本文。

技术领域

本公开涉及计算系统，并且特别地(但非排他地)涉及计算机接口。

背景技术

半导体工艺和逻辑设计的进步允许增加集成电路器件上可能存在的逻辑量。作为必然结果，计算机系统配置已经从系统中的单个或多个集成电路发展到存在于各个集成电路上的多个核、多个硬件线程和多个逻辑处理器，以及集成在这些处理器内的其他接口。处理器或集成电路通常包括单个物理处理器管芯，其中处理器管芯可包括任何数量的核、硬件线程、逻辑处理器、接口、存储器、控制器集线器等。随着处理能力随着计算系统中设备的数量而增长，插槽和其他设备之间的通信变得更加关键。因此，互连已经从主要处理电通信的更传统的多点总线发展到促进快速通信的全面互连架构。不幸的是，随着对未来处理器以更高速率消耗相应需求的需求被放在现有互连架构的能力上。互连架构可以基于多种技术，包括快速外围组件互连(PCIe)、通用串行总线等。

附图说明

图1示出了包括互连架构的计算系统的实施例。

图2示出了包括分层堆栈的互连架构的实施例。

图3示出了要在互连架构内生成或接收的请求或分组的实施例。

图4示出了用于互连架构的发射器和接收器对的实施例。

图5示出了PHY/MAC接口的表示。

图6示出了PIPE PHY/MAC接口的第一版本的表示。

图7示出了PIPE PHY/MAC接口的第二基于寄存器的版本的表示。

图8示出了示例PHY/MAC接口的示例状态和控制寄存器的一部分的表示。

图9示出了说明涉及示例PHY/MAC接口的寄存器的示例事务的信令图。

图10是示出了示例PHY/MAC接口内的示例技术的流程图。

图11示出了包括多核处理器的计算系统的框图的实施例。

图12示出了计算系统的框图的另一实施例。

具体实施方式

在以下描述中，阐述了许多具体细节，诸如特定类型的处理器和系统配置、特定硬件结构、特定架构和微架构细节、特定寄存器配置、特定指令类型、特定系统组件、特定测量/高度、特定的处理器流水线阶段和操作等的示例，以便提供对本发明的透彻理解。然而，对于本领域技术人员显而易见的是，不需要采用这些具体细节来实施本发明。在其他实例中，没有详细描述众所周知的组件或方法，例如特定和替代处理器架构、用于所描述的算法的特定逻辑电路/代码、特定固件代码、特定互连操作、特定逻辑配置、特定制造技术和材料、特定编译器实现、算法在代码中的特定表达、特定的断电和门控技术/逻辑以及计算机系统的其他特定操作细节，以免不必要地模糊本发明。