[发明专利]减少引脚计数接口

权利要求书

1.一种用于数据通信的装置，所述装置包括：

介质访问层MAC电路装置；以及

接口，所述接口用于耦合到包括物理层PHY电路装置的设备，其中，所述接口包括用于基于快速外围组件互联PIPE架构的接口的PHY接口，并且所述接口包括：

用于向所述PHY电路装置发送数据的一组发送引脚；

用于从所述PHY电路装置接收数据的一组接收引脚；以及

用于实现消息总线接口的一组引脚，

其中，所述MAC电路装置用于经由所述消息总线接口访问与所述PHY电路装置相关联的一组消息总线寄存器，所述一组消息总线寄存器中的相应位表示多个控制和状态信号，所述一组消息总线寄存器中的一特定位表示所述多个控制和状态信号中的一特定信号，并且所述MAC电路装置用于将值写入所述一特定位以发起与所述一特定信号相关联的操作。

2.如权利要求1所述的装置，其中，所述接口缺乏用于所述多个控制和状态信号的专用引脚。

3.如权利要求1所述的装置，其中，所述多个控制和状态信号包括基于PIPE的信号。

4.如权利要求1所述的装置，其中，所述装置还包括与所述MAC电路装置相关联的一组消息总线寄存器，并且所述设备用于使用所述消息总线接口来访问与所述MAC电路装置相关联的所述一组消息总线寄存器。

5.如权利要求4所述的装置，其中，所述MAC电路装置用于从所述设备接收用于将值写入第二组消息总线寄存器的一特定位的写入命令，以向所述MAC电路装置指示由所述第二组消息总线寄存器的所述一特定位表示的对应信号。

6.如权利要求1所述的装置，其中，多个基于PIPE的信号包括针对所述接口定义的信号的子集，并且所述信号的子集包括没有关键定时要求的信号。

7.如权利要求1所述的装置，其中，所述MAC电路装置使用已提交写入来将所述值写入所述一特定位。

8.如权利要求7所述的装置，其中，所述MAC电路装置用于响应于所述已提交写入，通过所述消息总线接口接收来自所述PHY电路装置的确认。

9.如权利要求1所述的装置，其中，所述MAC电路装置用于与实现协议栈中更高层的逻辑进行通信。

10.如权利要求1所述的装置，其中，所述一组消息总线寄存器包括12位存储器空间。

11.一种用于数据通信的装置，所述装置包括：

物理层PHY电路装置；以及

基于快速外围组件互联PIPE架构的接口，所述基于快速外围组件互联PIPE架构的接口用于耦合到包括介质访问层MAC电路装置的设备，其中，所述基于快速外围组件互联PIPE架构的接口包括消息总线接口，所述消息总线接口包括：

用于发送命令以访问与所述MAC电路装置相关联的第一消息总线寄存器的一组发送引脚，其中，所述第一消息总线寄存器中的位表示第一组信号；以及

用于接收命令以允许所述MAC电路装置访问与所述PHY电路装置相关联的第二消息总线寄存器的一组接收引脚，其中，所述第二消息总线寄存器中的位表示第二组信号，

其中，所述PHY电路装置用于将值写入所述第一消息总线寄存器以访问与所述第一组信号相关联的功能，所述PHY电路装置用于响应于由所述MAC电路装置将值写入所述第二消息总线寄存器而发起操作，并且所述操作对应于所述第二组信号。

12.如权利要求11所述的装置，其中，所述消息总线寄存器实现与所述第一组信号和所述第二组信号相关联的功能，而不是实现所述第一组信号和所述第二组信号作为所述基于快速外围组件互联PIPE架构的接口中的专用信号。

13.如权利要求11所述的装置，其中，所述第一组信号或所述第二组信号中的一个包括状态和控制信号。