[发明专利]具有泄漏补偿的存储器电路

说明书

在包括字线和位线的存储器阵列中，存储器阵列的多个存储器单元中的每个具有连接到位线的第一端子和在第一端子与相应的第二端子之间的电流路径。多个存储器单元中的第一存储器单元(400,402)具有第二端子，其经耦合以在被字线选择时接收第一电源电压(Vss)。多个存储器单元中的第二存储器单元(404,406)具有第二端子，其经耦合以在第一存储器单元(400,402)被字线选择时接收与第一电源电压不同的电压(Vdd‑Vtn)。

技术领域

本发明涉及具有未选择的存储器单元的泄漏补偿的存储器电路。

背景技术

缩小的半导体集成电路特征尺寸对半导体集成电路设计提出了越来越多的挑战。例如，高密度存储器单元的最小特征尺寸通常小于外围电路的对应特征尺寸。结果，未选择的存储器单元中的泄漏电流(I_LEAK)可能不利地影响对公共位线上的所选择的存储器单元的正确感测。对于诸如快闪EEPROM和ROM存储器的非易失性存储器尤其如此。然而，这种不希望的泄漏电流也可能不利地影响易失性SRAM存储器的待机电流。此外，不期望的泄漏电流可能损害片上系统(SoC)应用和独立存储器两者中的嵌入式存储器的操作。

发明内容

在第一实施例中，存储器阵列具有字线和位线。存储器阵列的多个存储器单元中的每个具有连接到位线的第一端子和在第一端子与相应的第二端子之间的电流路径。多个存储器单元中的第一存储器单元具有第二端子，其经耦合以在被字线选择时接收第一电源电压。多个存储器单元中的第二存储器单元具有第二端子，其经耦合以在第一存储器单元被字线选择时接收与第一电源电压不同的电压。

在第二实施例中，多个存储器单元中的每个具有第一端子、第二端子和控制端子，控制端子经布置以控制相应的第一和第二端子之间的电流流动。多个位线连接到相应的存储器单元的第一端子。偏置电路经布置以在第一操作模式中将电源电压施加到存储器单元的第二端子，并且在第二操作模式中将与电源电压不同的偏置电压施加到第二端子。

附图说明

图1是根据示例实施例的存储器电路的图。

图2是图1的存储器块106和108的简化电路图。

图3是耦合到相应的存储器块106和108的图1的源极线(SL)偏置电路104和110的电路图。

图4是示出根据示例实施例的在存储器读取操作期间图1的存储器扇区102的操作的电路图。

图5是示出在存储器读取操作期间图4的存储器扇区102的操作的时序图。

具体实施方式

示例实施例减少了非易失性和易失性存储器系统两者中未选择的存储器单元中的泄漏电流。

图1是根据示例实施例的存储器电路100的图。存储器电路(通常称为宏)可用于片上系统(SoC)、嵌入式存储器或独立存储器应用。该图示出了四个存储器扇区102、120、130和140。可以包括附加的存储器扇区，如椭圆(省略号)所说明。每个存储器扇区基本相同，因此将仅详细描述存储器扇区102。在下面的讨论中，相同的附图标记用于描述基本相同的电路元件。存储器扇区102包括存储器块106和108以及相应的源极线偏置电路104和110，如将详细描述的。每个存储器块包括N个字线(WL)和M个位线(BL)，其中N和M是正整数。每个字线对应于相应的一行存储器单元，并且每个位线对应于相应的一列存储器单元。N和M的选择取决于特定应用的存储器要求。例如，N可以是256、512或其他值，并且可以包括用于冗余的存储器单元的附加行。相应地，M可以是256、512、1024或其他值，并且可以包括用于冗余或用于纠错(ECC)存储器的奇偶校验位的存储器单元的其他列。例如，N可以是256或512并且M可以是2304，其中256列专用于ECC奇偶校验位。