[发明专利]感测电路上的错误码计算

说明书

本发明的实例提供用于错误码计算的设备及方法。所述设备可包含耦合到感测线的存储器单元阵列。所述设备可包含控制器，所述控制器经配置以控制耦合到所述感测线的感测电路，以在不经由输入/输出I/O线传送数据的情况下执行若干运算。所述感测电路可经控制以计算存储在所述存储器单元阵列中的数据的错误码且比较所述错误码与所述数据的初始错误码以确定所述数据是否已被修改。

技术领域

本发明大体上涉及半导体存储器设备及方法，且更特定来说，涉及与在感测电路上计算错误码相关的设备及方法。

背景技术

存储器装置通常提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性存储器及非易失性存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误数据等)且尤其包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)。非易失性存储器可通过在未被供电时保持存储数据而提供永久性数据，且可尤其包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)及磁阻性随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM)。

电子系统通常包含可检索及执行指令且将所执行指令的结果存储到适合位置的若干处理资源(例如，一或多个处理器)。处理器可包括例如可执行指令以对数据(例如，一或多个操作数)执行逻辑运算(例如“与”、“或”、“非”、“与非”、“或非”及“异或”逻辑运算)的若干功能单元(例如，在本文中称为功能单元电路)，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及/或组合逻辑块。

电子系统中的若干组件可涉及将指令提供到功能单元电路以供执行。指令可例如由处理资源(例如控制器及/或主机处理器)生成。可将数据(例如，将对其执行指令以执行逻辑运算的操作数)存储在可由功能单元电路存取的存储器阵列中。指令及/或数据可从存储器阵列检索，且在功能单元电路开始对数据执行指令之前排序及/或缓冲。此外，因为可通过功能单元电路以一或多个时钟周期执行不同类型的运算，所以还可排序及/或缓冲运算及/或数据的中间结果。

在许多实例中，处理资源(例如，处理器及/或相关联功能单元电路)可位于存储器阵列外部，且可(例如，经由处理资源与存储器阵列之间的总线)存取数据以执行指令。数据可经由总线从存储器阵列移动到存储器阵列外部的寄存器。

处理资源可用于安全目的。即，处理资源可用以确定装置是否已成为安全漏洞的目标。

附图说明

图1A是根据本发明的若干实施例的呈包含存储器装置的运算系统的形式的设备的框图。

图1B是根据本发明的若干实施例的呈包含存储器装置的运算系统的形式的设备的框图。

图2是根据本发明的若干实施例的存储器装置的库的框图。

图3是说明根据本发明的若干实施例的到存储器装置的感测电路的示意图。

图4是说明根据本发明的若干实施例的由图3中所展示的感测电路实施的可选择逻辑运算结果的逻辑表。

图5到8说明根据本发明的存储器装置与主机之间的经由通道控制器的高速接口的若干实施例。

具体实施方式

本发明包含与在感测电路上计算错误码相关的设备及方法。在若干实施例中，一种设备包括耦合到感测线且存储数据的存储器单元阵列。所述设备还包括感测电路，所述感测电路经耦合到感测线且经配置以执行指令以计算数据的错误码且比较所述错误码与所述数据的初始错误码以确定所述数据是否已被修改。