[发明专利]碳化硅半导体装置

说明书

在边缘终端区，以围绕有源区的周围的同心圆形的方式设有第一～第三电场缓和层(11～13)。在相邻的第一～第三电场缓和层之间，以及在与第三电场缓和层(13)相比靠外侧，分别设有p型的第一～第三空间调制区域(21～23)。各空间调制区域是从内侧起使低浓度小区域(32)和高浓度小区域(31)以围绕内侧的电场缓和层的周围的同心圆形的方式交替反复配置而成。第一～第三空间调制区域的长度(Lb1～Lb3)被设定为满足Lb1≤Lb2＜Lb3的尺寸。第一～第三电场缓和层的长度(La1～La3)被设定为满足La1＜La2＜La3的尺寸。第一～第三电场缓和层(11～13)的长度(La1～La3)的增加的常量(α)可以为固定。由此，能够维持边缘长和耐压并且降低表面保护膜的表面的电场强度。

技术领域

本发明涉及碳化硅半导体装置。

背景技术

在使用碳化硅(SiC)半导体的半导体装置(以下为碳化硅半导体装置)中，一直以来谋求用于稳定地获得高耐压的耐压结构的形成。作为该耐压结构已知有由以下方式构成的结终端(JTE：Junction Termination Extension)结构，该结终端结构邻接于在与n^-型漂移层之间形成pn结的p型高浓度区域的外侧(芯片端部侧)，并且在边缘终端区配置杂质浓度比该p型高浓度区域的杂质浓度低的p^-型低浓度区域。边缘终端区是围绕有源区的周围，缓和有源区的芯片正面侧的电场并保持耐压的区域。有源区是导通状态时供电流流过的区域。

JTE结构构成为将越配置于外侧杂质浓度越降低的多个p^-型低浓度区域(以下，称作电场缓和区域)以围绕有源区的周围的同心圆形的方式邻接地配置。由于在构成JTE结构的各电场缓和区域的外侧的端部电场集中点分散，因此最大电场强度被降低。作为现有的JTE结构提出了如下结构，该结构在相邻的电场缓和区域之间设有将与内侧的电场缓和层的杂质浓度相同的杂质浓度的p型小区域、和与外侧的电场缓和层的杂质浓度相同的杂质浓度的p型小区域以围绕有源区的周围的同心圆形的方式交替反复邻接地配置而成的区域(以下，称作空间调制区域)(例如，参照下述专利文献1(第0049段、第0065段、图9、图11)。)。

说明现有的耐压结构。图10是表示现有的耐压结构的一例的截面图。图10相当于下述专利文献1的图11。在图10中，下侧为有源区侧，上侧为芯片端部(在图11中也相同)。图10所示的现有的耐压结构由越配置在碳化硅基体(半导体芯片)104的外侧，杂质浓度越低的3个电场缓和层(p^-型区域、p^--型区域和p^---型区域)111～113和3个空间调制区域121～123构成。碳化硅基体104在由碳化硅构成的n⁺型半导体基板(以下，称作n⁺型碳化硅基板：未图示)的正面外延生长成为n^-型漂移层102的n^-型碳化硅层。

在有源区与边缘终端区110的交界，在碳化硅基体104的正面(n^-型漂移层102侧的表面)的表面层选择性地设有p型保护环103。p型保护环103围绕有源区的周围。在边缘终端区110中，在碳化硅基体104的正面的表面层，在与p型保护环103相比靠外侧，从有源区侧向外侧依次选择性地设有第一电场缓和层111～第三电场缓和层113。第一电场缓和层111～第三电场缓和层113配置为围绕p型保护环103的周围的同心圆形。第一电场缓和层111与p型保护环103接触。第一电场缓和层111～第三电场缓和层113都具有一样的杂质浓度分布。