[发明专利]存储设备、芯片及存储设备的控制方法

说明书

一种存储设备、芯片及存储设备的控制方法。该存储设备包括：读端口和写端口；缓存单元和单端口RAM，读端口与RAM相连，写端口通过缓存单元与RAM相连；控制单元，控制单元用于：在第n时钟周期，将写端口输入的第一数据块写入缓存单元，其中n为不小于1的正整数；在第n时钟周期，从存储的数据中获取第二数据块，并将第二数据块发送至读端口。该存储设备能够支持数据的同时读写，且该存储设备采用的是单端口RAM方案，能够降低系统的体积和功耗。

版权申明

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技术领域

本申请涉及数据存储领域，更为具体地，涉及一种存储设备、芯片及存储设备的控制方法。

背景技术

常见的集成电路包括现场可编程门阵列(field programmable gate array，FPGA)，应用专用集成电路(application specific integrated circuit，ASIC)等。

目前，许多应用场景均要求集成电路系统(下称系统)具有较高的访存效率，能够实现数据的同时读写。因此，为了支持数据的同时读写，系统设计者一般会选取双端口随机存取存储器(random access memory，RAM)作为系统的主要存储设备。但是，双端口RAM体积较大，会导致系统的体积和功耗均较高。

发明内容

本申请提供一种存储设备、芯片及存储设备的控制方法，能够在支持数据同时读写的前提下较低系统的体积和功耗。

第一方面，提供一种存储设备，所述存储设备包括：读端口和写端口；缓存单元和单端口RAM，所述读端口与所述RAM相连，所述写端口通过所述缓存单元与所述RAM相连；控制单元，所述控制单元用于：在第n时钟周期，将所述写端口输入的第一数据块写入所述缓存单元，其中n为不小于1的正整数；在第n时钟周期，从存储的数据中获取第二数据块，并将所述第二数据块发送至所述读端口。

结合第一方面，在第一方面的某些实现方式中，所述控制单元还用于：在第n+k时钟周期，将所述第一数据块写入所述RAM中，其中所述第n+k时钟周期为所述RAM无需执行读操作的时钟周期，k为不小于1的整数。

结合第一方面，在第一方面的某些实现方式中，所述读端口和所述写端口的位宽均为N，所述RAM的端口的位宽为K×N，其中N为不小于1的整数，K为大于1的整数，所述将所述第一数据块写入所述RAM中，包括：从所述缓存单元获取目标数据，所述目标数据包括K个数据块，所述第一数据块为所述K个数据块中的一个数据块；将所述目标数据一次性写入所述RAM中。

结合第一方面，在第一方面的某些实现方式中，所述K个数据块中的第i个数据块存入所述缓存单元中的时间早于所述K个数据块中的第i+1个数据块存入所述缓存单元中的时间，其中1≤i≤K-1，所述控制单元还用于：在第n+k+t时钟周期，根据所述第一数据块的读地址，确定所述目标数据在所述RAM中的目标地址，所述目标地址等于所述第一数据块的读地址除以K的商，t为不小于1的整数；从所述目标地址中读取所述目标数据；根据所述目标数据的读地址，从所述目标数据中获取所述K个数据块中的第m个数据块，作为所述第一数据块，m等于所述第一数据块的读地址除以K的余数。

结合第一方面，在第一方面的某些实现方式中，所述缓存单元包括K个寄存器组，所述K个寄存器组依次存储所述写端口中写入的数据块。

结合第一方面，在第一方面的某些实现方式中，所述读端口还与所述缓存单元相连，所述从存储的数据中获取第二数据块，包括：根据所述第二数据块的读地址，以及所述缓存单元中存储的数据块的地址范围，确定所述缓存单元是否存储有所述第二数据块；在所述缓存单元未存储所述第二数据块的情况下，从所述RAM中获取所述第二数据块。