[发明专利]电平转换电路

权利要求书

1.一种电平转换电路，其特征在于，将以低侧的接地电位为基准生成的信号进行电平转换并传递到驱动高侧的开关元件的电路，所述电平转换电路具备：

第一电阻与第一晶体管的第一串联电路，其连接到所述高侧的高电压侧电源线与所述接地电位之间；

第二电阻与第二晶体管的第二串联电路，其连接到所述高侧的高电压侧电源线与所述接地电位之间；

闩锁误动作保护电路，其输入所述第一电阻与所述第一晶体管的第一连接点的信号以及所述第二电阻与所述第二晶体管的第二连接点的信号；

闩锁电路，其输入所述闩锁误动作保护电路的输出；

第三晶体管和第四晶体管，其串联连接并与所述第一电阻并联连接；

第五晶体管和第六晶体管，其串联连接并与所述第二电阻并联连接；

dV/dt期间检测电路，其输入所述第一连接点的信号和所述第二连接点的信号而检测所述高侧的基准电位线中的dV/dt噪声的产生；

第一逻辑与电路，其输入所述dV/dt期间检测电路的第一输出和所述第一连接点的信号，并控制所述第六晶体管；以及

第二逻辑与电路，其输入所述dV/dt期间检测电路的第二输出和所述第二连接点的信号，并控制所述第四晶体管，

所述第三晶体管被所述闩锁电路的输出信号控制，并且所述第五晶体管被使所述闩锁电路的输出信号逻辑反转而得到的信号控制。

2.根据权利要求1所述的电平转换电路，其特征在于，所述电平转换电路还具备：

第七晶体管，其与所述第一电阻并联连接；

第八晶体管，其与所述第二电阻并联连接；以及

逻辑或电路，其输入所述第一连接点的信号和所述第二连接点的信号，仅在所述第一连接点的信号和所述第二连接点的信号均低于输入阈值时将所述第七晶体管和所述第八晶体管控制为导通。

3.根据权利要求1所述的电平转换电路，其特征在于，所述dV/dt期间检测电路具有：

第一闩锁电路，其在复位输入接受所述第一逻辑与电路的输出，在置位输入接受所述第二逻辑与电路的输出，且将反相输出作为所述第一输出；

第二闩锁电路，其在复位输入接受所述第二逻辑与电路的输出，在置位输入接受所述第一逻辑与电路的输出，且将反相输出作为所述第二输出；以及

比较器，其在第一输入介由第三电阻接受所述第一连接点的信号并且介由第四电阻接受所述第二连接点的信号，在第二输入连接有具有所述高侧的高电压侧电源线的电位的邻近值的基准电源，如果所述第一连接点的信号和所述第二连接点的信号的加权平均值超过所述基准电源的电位，则将所述第一闩锁电路和所述第二闩锁电路清零。

4.根据权利要求3所述的电平转换电路，其特征在于，所述第一逻辑与电路具有：

第一P沟道晶体管，其源极与所述高侧的高电压侧电源线连接，在栅极接受所述dV/dt期间检测电路的所述第一输出而被控制；

第二P沟道晶体管，其源极与所述高侧的高电压侧电源线连接，在栅极接受所述第一连接点的信号而被控制；

第一迟延时间调整用电阻，其连接到所述第一P沟道晶体管的漏极与所述高侧的基准电位线之间以及所述第二P沟道晶体管的漏极与所述高侧的基准电位线之间；

第三P沟道晶体管，其源极与所述高侧的高电压侧电源线连接，栅极连接到所述第一P沟道晶体管的漏极与所述第一迟延时间调整用电阻的连接点以及所述第二P沟道晶体管的漏极与所述第一迟延时间调整用电阻的连接点；以及

第一N沟道晶体管，其源极与所述高侧的基准电位线连接，栅极与所述第三P沟道晶体管的栅极连接，漏极与所述第三P沟道晶体管的漏极连接并且漏极与所述第六晶体管的栅极、所述第一闩锁电路的复位输入和所述第二闩锁电路的置位输入连接，

所述第二逻辑与电路具有：

第四P沟道晶体管，其源极与所述高侧的高电压侧电源线连接，在栅极接受所述dV/dt期间检测电路的所述第二输出的信号而被控制；

第五P沟道晶体管，其源极与所述高侧的高电压侧电源线连接，在栅极接受所述第二连接点的信号而被控制；

第二迟延时间调整用电阻，其连接到所述第四P沟道晶体管的漏极与所述高侧的基准电位线之间以及所述第五P沟道晶体管的漏极与所述高侧的基准电位线之间；

第六P沟道晶体管，其源极与所述高侧的高电压侧电源线连接，栅极连接到所述第四P沟道晶体管的漏极与所述第二迟延时间调整用电阻的连接点以及所述第五P沟道晶体管的漏极与所述第二迟延时间调整用电阻的连接点；以及

第二N沟道晶体管，其源极与所述高侧的基准电位线连接，栅极与所述第六P沟道晶体管的栅极连接，漏极与所述第六P沟道晶体管的漏极连接并且漏极与所述第四晶体管的栅极、所述第一闩锁电路的置位输入和所述第二闩锁电路的复位输入连接。