[实用新型]一种时间放大器和半导体存储器

说明书

本实用新型提供了一种时间放大器，在时间放大器中嵌入至少一个D触发器，若第一时间脉冲经延迟预定时间间隔到达第一D触发器的时间点与第二时间脉冲到达第一D触发器的时间点不同，第一D触发器输出的逻辑信号控制调节第二电容的电容值小于第一电容的电容值，使得时间放大器的放大增益减小；或者第一D触发器输出的逻辑信号控制调节第一电容的电容值小于第二电容的电容值，使得时间放大器的放大增益增大，实现了时间放大器的增益可调的目的。本实用新型还提供了一种半导体存储器，具有上述技术效果。

技术领域

本实用新型涉及半导体技术领域，具体涉及一种时间放大器，还涉及一种半导体存储器。

背景技术

延迟锁相环(DLL，Delay-Locked Loop)通常应用在DDR3/DDR4动态随机存取存储器中，延迟锁相环用于自动调节一路信号的延时，使两路信号的相位一致(边沿对齐)。具体地，在需要某些数字信号与系统时钟同步的情况下，延迟锁相环将两路时钟的边沿对齐，用被调节的时钟做控制信号，就可以产生与系统时钟严格同步的信号，且该同步不随外界条件如温度、电压的变化而改变，因此得以广泛地使用。

为了测量精细时间间隔，DLL中嵌入有时间数字转换器(TDC， Time-to-Digitalconverter)，近年来，为了提高TDC时间精度的同时，提高其转换速率，时间放大器思想应运而生，基于时间放大器，可以对时间间隔进行“粗量化-放大-细量化”，仅仅使用粗糙的量化器便能得到较高的时间分辨率。在 TDC中可嵌入多种类型的时间放大器(TA，Timeamplifier)，如基于SR锁存器的时间放大器、门时间放大器、1x/4x延迟缓冲时间放大器等。其中，基于 SR锁存器的时间放大器由两个SR锁存器和一个门控组成，其增益与SR锁存器输出端设置的附加电容成正比，然而，基于SR锁存器的时间放大器的主要缺点是时间放大的增益不能够根据实际需求进行调节，进而导致DLL的时间间隔测量精准度较低。

因此，如何使时间放大器的增益可调，从而提高DLL的时间检测测量精准度是本领域技术人员急需要解决的技术问题。

实用新型内容

本实用新型提供一种时间放大器以及一种半导体存储器，以克服或缓解背景技术中存在的一个或者更多个问题，至少提供一种有益的选择。

作为本实用新型的一个方面，提供了一种时间放大器，包括：

第一闩锁器和第一缓存器，所述第一缓存器用于接受第一时间脉冲的输入，所述第一闩锁器的第一闩锁输入端与所述第一缓存器的输出端连接，所述第一闩锁器的第二闩锁输入端接收第二时间脉冲，所述第一闩锁器的Q输出端藕接有第一电容，所述第一闩锁器的Q1输出端耦接有第二电容；及

第一D触发器，所述第一D触发器的第一触发输入端从所述缓存器从所述第一缓存器接收经延迟预定时间间隔的所述第一时间脉冲，所述第一D触发器的第二触发输入端接收所述第二时间脉冲，所述第一D触发器的第一触发输出端与所述第一电容和所述第二电容中的至少一个连接，用于控制调节所述第一电容和所述第二电容的电容值。

优选的，在上述所述的时间放大器中，所述第一缓存器包括相互串联的多个第一缓存单元，各所述第一缓存单元用于延迟输入所述第一缓存器的信号，所述多个所述第一缓存单元中的一个或更多个所述第一缓存单元共同将所述第一时间脉冲延迟所述预定时间间隔。

优选的，在上述所述的时间放大器中，还包括：

第二闩锁器和第二缓存器，所述第二缓存器用于接受第二时间脉冲的输入，所述第二闩锁器的第三闩锁输入端与所述第二缓存器的输出端连接，所述第二闩锁器的第四闩锁输入端接收第一时间脉冲，所述第二闩锁器的Q输出端藕接有第三电容，所述第二闩锁器的Q1输出端耦接有第四电容；