[实用新型]一种六进制减法计数电路及芯片

权利要求书

1.一种六进制减法计数电路，所述六进制减法计数电路的输入端接收脉冲信号，其特征在于，所述六进制减法计数电路包括：

将所述脉冲信号进行反相并生成反相脉冲信号的反相模块，所述反相模块的输入端为所述六进制减法计数电路的输入端；

根据所述脉冲信号和所述反相脉冲信号执行从数值5至数值0的循环减计数，并输出相应的二进制编码的减计数结果的分频计数模块；所述分频计数模块的同相输入端和反相输入端分别与所述反相模块的输出端和输入端相连接。

2.如权利要求1所述的六进制减法计数电路，其特征在于，所述分频计数模块的复位端接收复位信号，所述分频计数模块根据所述复位信号进行复位。

3.如权利要求2所述的六进制减法计数电路，其特征在于，所述分频计数模块的第一输出端、第二输出端及第三输出端为所述六进制减法计数电路的输出端，所述二进制编码的减计数结果中的最高位数值、次高位数值及最低位数值分别通过所述分频计数模块的第三输出端、第二输出端及第一输出端输出。

4.如权利要求3所述的六进制减法计数电路，其特征在于，所述分频计数模块包括二分频单元、第一D输入二分频单元、第二D输入二分频单元及第一或非门；

所述二分频单元的时钟端和反相时钟端分别为所述分频计数模块的同相输入端和反相输入端，所述二分频单元的输出端与所述第一D输入二分频单元的时钟端共接于所述第二D输入二分频单元的时钟端，所述二分频单元的反相输出端与所述第一D输入二分频单元的反相时钟端共接于所述第二D输入二分频单元的反相时钟端，所述第一D输入二分频单元的输入端与所述第二D输入二分频单元的输出端共接于所述第一或非门第一输入端，所述第一D输入二分频单元的输出端与所述第一或非门的第二输入端相连接，所述第一或非门的输出端与所述第二D输入二分频单元的输入端相连接，所述二分频单元的输出端、所述第一D输入二分频单元的输出端及所述第二D输入二分频单元的输出端分别为所述分频计数模块的第一输出端、第二输出端及第三输出端，所述二分频单元的复位端、所述第一D输入二分频单元的复位端及所述第二D输入二分频单元的复位端共接形成所述分频计数模块的复位端。

5.如权利要求4所述的六进制减法计数电路，其特征在于，所述二分频单元包括第一CMOS管、第二CMOS管、第三CMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第一反相器、第二反相器及第二或非门；

所述第二或非门的输出端与所述第二反相器的输入端共接形成所述二分频单元的输出端，所述第一CMOS管的源极、所述第三CMOS管的漏极及所述第二反相器的输出端共接形成所述二分频单元的反相输出端，所述第一CMOS管的正极、所述第二CMOS管的负极、所述第三CMOS管的正极及所述第三NMOS管的栅极共接形成所述二分频单元的时钟端，所述第一CMOS管的负极、所述第二CMOS管的正极、所述第三CMOS管的负极及所述第二PMOS管的栅极共接形成所述二分频单元的反相时钟端，所述第一PMOS管的栅极、所述第一NMOS管的栅极及所述第二或非门的第一输入端共接形成所述二分频单元的复位端，所述第一CMOS管的漏极、所述第一反相器的输入端、所述第一NMOS管的漏极及所述第二NMOS管的漏极共接于所述第三PMOS管的源极，所述第一反相器的输出端、所述第二CMOS管的源极及所述第三PMOS管的栅极共接于所述第二NMOS管的栅极，所述第二CMOS管的漏极与所述第三CMOS管的源极共接于所述第二或非门的第二输入端，所述第一PMOS管的源极与所述第二PMOS管的漏极相连接，所述第二PMOS管的源极与所述第三PMOS管的漏极相连接，所述第一NMOS管的源极与所述第二NMOS管的源极共接于所述第三NMOS管的漏极，所述第一PMOS管的漏极与电源相连接，所述第三NMOS管的源极与电源地相连接。