[实用新型]一种适合于三模冗余抗SET加固技术的高速环形振荡器

说明书

技术领域

本实用新型涉抗辐射集成电路领域，更具体的是，涉及到一种基于三模冗余技术的抗单粒子瞬变(Single-Event Transient，SET)加固的高速环形压控振荡器(Voltage-Controlled-Oscillator，VCO)。

背景技术

工作在辐射环境中的芯片，受到高能粒子轰击会在芯片电路的结点电离出的“电子-空穴”，从而使得节点电压或电流产生瞬时性波动，导致电路产生错误的输出，产生SET效应。研究表明集成电路易于受到SET的影响而导致各种失效。

环形VCO主要用于倍频、频率综合和时钟产生等电路。处于时钟系统稳定工作状态下的VCO受到高能粒子轰击时，可能导致其输出产生相位和频率偏差，甚至振荡中止。

与本实用新型相关联的技术记载于以下的文献中：

中国专利CN 101958713 B，《一种基于三模冗余技术的SET加固差分压控振荡器》提出三模冗余VCO抗SET加固技术。

图1为基于常规差分VCO直接采用三模冗余技术实现的VCO结构，它由第一差分VCO，第二差分VCO，第三差分VCO和第一表决电路组成。其中，控制电压连接第一差分VCO、第二差分VCO和第三差分VCO的控制电压输入端Vcont，第一差分VCO的输出OUT连接第一表决电路的输入端A，第二差分VCO的输出OUT连接第一表决电路的输入端B，第三差分VCO的输出OUT连接第一表决电路的输入端C，第一表决电路的输出Z作为整体电路的输出。

图2所示为该实用新型技术由第一延迟环，第二延迟环，第三延迟环，第一表决电路和第二表决电路组成。其中第一延迟环和第一表决电路、第二表决电路组成第一环路，第二延迟环和第一表决电路、第二表决电路组成第二环路，第三延迟环和第一表决电路、第二表决电路组成第三环路。三个环路的输入完全一样，三个环路中延迟环的控制电压端Vcont均与控制电压相连，第一延迟环、第二延迟环、第三延迟环的差分输入IN+均与第二表决电路的输出Z2相连，第一延迟环、第二延迟环、第三延迟环的差分输入IN-均与第一表决电路的输出Z1相连，第一延迟环的差分输出OUT1+连接第一表决电路的输入A1，第二延迟环的差分输出OUT2+连接第一表决电路的输入B1，第三延迟环的差分输出OUT3+连接第一表决电路的输入C1，第一延迟环的差分输出OUT1-连接第二表决电路的输入A2，第二延迟环的差分输出OUT2-连接第二表决电路的输入B2，第三延迟环的差分输出OUT3-连接第二表决电路的输入C2，从而组成基于三模冗余技术的差分VCO结构。

对于直接采用三模冗余技术实现的VCO结构来说，三个差分VCO环路的公共端仅为控制电压Vcont，只能确保三个差分VCO环路的振荡频率相同，而无法控制环路相位，因此三个环路产生的时钟相位是随机的，导致表决电路无法输出正确的时钟。对于将表决电路引入延迟环中三模冗余技术，表决器有别于延迟单元的结构，增加环形振荡器的延时，导致VCO的振荡频率受限。因此，如何提高抗SET能力的高速VCO设计是最具难度和挑战性的问题。

实用新型内容

本实用新型提出一种适抗SET能力强且提高VCO振荡频率的高速环形振荡器。

本实用新型的技术方案是这样实现的：

一种适合于三模冗余抗SET加固技术的高速环形振荡器，包括第一延迟环、第二延迟环和第三延迟环构成的三个环路，三个环路通过耦合电容C1、C2和C3来实现相位同步；三个环路的输入相同，三个环路中每一延迟环的控制电压端Vcont均与控制电压相连；还包括第一表决电路；

其中，第一延迟环中的延迟单元1输出端CO11分别连接相位耦合电容C1的一端及第一延迟环中的延迟单元2的输入端；第一延迟环中的延迟单元2的输出端CO12连接第一延迟环中的延迟单元3的输入端；第一延迟环中的延迟单元3的输出端CO13分别连接相位耦合电容C3的一端及第一延迟环中的延迟单元1的输入端，第一延迟环中的延迟单元3的输出端CO13还连接第一表决电路的输入端A；

第二延迟环中的延迟单元1的输出端CO21连接相位耦合电容C1的另一端及第二延迟环中的延迟单元2的输入端，第二延迟环中的延迟单元2的输出端CO22分别连接相位耦合电容C2的一端及第二延迟环中的延迟单元3的输入端，第二延迟环中的延迟单元3的输出端CO23连接第二延迟环中的延迟单元1输入端及第一表决电路的输入端B；