[实用新型]扇出型晶圆级封装结构

说明书

技术领域

本实用新型涉及半导体封装技术领域，特别是涉及一种扇出型晶圆级封装结构。

背景技术

更低成本、更可靠、更快及更高密度的电路是集成电路封装追求的目标。在未来，集成电路封装将通过不断减小最小特征尺寸来提高各种电子元器件的集成密度。目前，先进的封装方法包括：晶圆片级芯片规模封装(Wafer Level Chip Scale Packaging，WLCSP)，扇出型晶圆级封装(Fan-Out Wafer Level Package，FOWLP)，倒装芯片(Flip Chip)，叠层封装(Package on Package，POP)等等。

扇出型晶圆级封装是一种晶圆级加工的嵌入式芯片封装方法，是目前一种输入/输出端口(I/O)较多、集成灵活性较好的先进封装方法之一。扇出型晶圆级封装相较于常规的晶圆级封装具有其独特的优点：①I/O间距灵活，不依赖于芯片尺寸；②只使用有效裸片(die)，产品良率提高；③具有灵活的3D封装路径，即可以在顶部形成任意阵列的图形；④具有较好的电性能及热性能；⑤高频应用；⑥容易在重新布线层(RDL)中实现高密度布线。

目前，扇出型晶圆级封装方法一般为：提供载体，在载体表面形成粘合层；于粘合层上光刻、电镀出重新布线层(Redistribution Layers，RDL)；采用芯片键合/倒装芯片工艺将倒装芯片安装在重新布线层上，并采用电镀工艺在重新布线层上形成金属导电柱；采用注塑工艺将倒装芯片及金属导电柱塑封于塑封材料层中；光刻、电镀出球下金属化层；进行植球回流，形成焊球凸块阵列；移除载体。然而，在现有的扇出型晶圆级封装结构存在如下问题：1.扇出型晶圆级封装结构中倒装芯片呈单层排布，倒装芯片之间通过打线方式相连接，相连接的倒装芯片之间的间距较远，使得倒装芯片之间沟通响应时间较长；2.金属导电柱采用电镀工艺形成，而后再与倒装芯片一起被塑封材料层塑封；电镀形成金属导电柱存在成本昂贵、工艺复杂困难等缺点。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种扇出型晶圆级封装结构，用于解决现有技术中的扇出型晶圆级封装结构由于倒装芯片呈单层排布而存在的倒装芯片之间沟通响应时间较长的问题，以及由于采用电镀工艺形成金属导电柱而存在的成本昂贵、工艺复杂困难的问题。

为实现上述目的及其他相关目的，本实用新型提供一种扇出型晶圆级封装结构，所述扇出型晶圆级封装结构至少包括：

重新布线层；

第一倒装芯片，键合于所述重新布线层的上表面，且与所述重新布线层电连接；

金属膏导电柱，位于所述重新布线层的上表面，且与所述重新布线层电连接；

第二倒装芯片，键合于所述金属膏导电柱的上表面，且位于所述第一倒装芯片的上方，所述第二倒装芯片经由所述金属膏导电柱与所述重新布线层电连接；

塑封层，位于所述重新布线层的上表面，且填满所述第一倒装芯片、所述金属膏导电柱、所述第二倒装芯片及所述重新布线层之间的间隙，并将所述第一倒装芯片、所述金属膏导电柱及所述第二倒装芯片封裹塑封；

焊球凸块，位于所述重新布线层的下表面，且与所述重新布线层电连接。

优选地，所述重新布线层至少包括：

第一介电层；

金属叠层结构，位于所述第一介电层内，所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接；

下金属化层，位于所述第一介电层的上表面，且与所述金属线层电连接。

优选地，所述第一倒装芯片至少包括：

裸芯片；

连接层，位于所述裸芯片的上表面；

互联凸块，位于所述连接层上，且所述互联凸块通过所述连接层实现与所述裸芯片的电性连接；

其中，所述第一倒装芯片通过所述互联凸块键合于所述下金属化层的上表面，从而实现与所述重新布线层的电性连接。

优选地，所述连接层至少包括：

多个焊盘，位于所述裸芯片的上表面；

第二介电层，覆盖于所述裸芯片的上表面及所述焊盘；

绝缘层，位于所述第二介电层的上表面；

通孔，贯穿所述绝缘层及所述第二介电层，以暴露出所述焊盘的上表面。

优选地，所述互联凸块形成于所述焊盘的上表面并覆盖部分绝缘层，且所述互联凸块通过所述焊盘实现与所述裸芯片的电性连接。

优选地，所述互联凸块为由金属柱及形成于所述金属柱上表面的金属帽组成的金属组合结构，或者所述互联凸块为金属焊料球。