[实用新型]一种FPGA电路

说明书

技术领域

本实用新型涉及一种电路结构，尤其是一种FPGA电路。

背景技术

市面上的控制和运算芯片如DSP、ARM、单片机等都有待机、休眠等低功耗工作模式，当电路暂时不需要此类芯片参与时可以采用低功耗模式，在需要的时候可以快速启动；相比直接断电的方式，采用类似于待机、休眠等方式可以在节省电源的同时保持芯片电路的快速响应能力，因为这种方式通常在内存中保留必要的程序内容，在芯片重新投入运行时不需要再次加载程序。

FPGA作为一种半定制集成电路芯片，广泛应用于一些批量小、设计时间短的应用场合，所以一般不具有类似于待机、休眠等低功耗工作模式。因此在一些对功耗要求比较高的设备中FPGA持续运行产生的功耗通常占了很大的比重，成了影响整体功耗的重要因素；而在将FPGA断电后重新启动需要再次从FLASH中加载程序，以ALTERA公司CYCLONE 系列FPGA为例，重新加载的时间开销大概在200ms左右，在一些时间要求严格的场合下这么长的时间开销是不能接受的。

发明内容

本实用新型所要解决的技术问题是提供一种能够有效降低非工作状态时系统功耗的 FPGA电路。

本实用新型解决上述技术问题所采用的技术方案为：一种FPGA电路，包括FPGA 芯片、供电控制模块、ARM芯片和电源模块，所述的电源模块设置有系统供电电压输出端、内核供电电压输出端和配置电压输出端，所述的供电控制模块包括第四电阻、第四电容、第五电容、第一电感和PMOS管，所述的第四电容的一端、所述的第五电容的一端、所述的第一电感的一端和所述的系统供电电压输出端连接，所述的第四电容的另一端与所述的第五电容的另一端均接地，所述的第一电感的另一端、所述的第四电阻的一端和所述的 PMOS管的源极连接，所述的第四电阻的另一端、所述的PMOS管的栅极和所述的ARM芯片的FPGA_IO_EN端连接，所述的ARM芯片用于通过FPGA_IO_EN端输出通断控制信号到所述的PMOS管的栅极，所述的PMOS管的漏极与所述的FPGA芯片的供电模块的I/O 管脚供电端连接。

还包括锁相环模块和供电配置电路，所述的FPGA芯片的型号为EP4CE10E22C8，所述的锁相环模块包括第一电容、第二电容、电解电容和第二电感，所述的供电配置电路包括第五电阻、第六电阻、第七电阻、第九电阻、第十电阻、第十一电阻和第十二电阻，所述的第一电感的另一端为I/O管脚电压供电端，所述的第一电容的一端、所述的电解电容的正极、所述的第二电感的一端与所述的内核供电电压输出端连接，所述的第一电容的另一端、所述的电解电容的负极和所述的第二电容的一端均接地，所述的第二电感的另一端、所述的第二电容的另一端、所述的FPGA芯片的VCCD_PLL1引脚、所述的FPGA芯片的 VCCD_PLL2引脚与所述的内核供电电压输出端连接，所述的FPGA芯片的VCCA1引脚、所述的FPGA芯片的VCCA2引脚和所述的配置电压输出端连接，所述的FPGA芯片的 GNDA1引脚与所述的FPGA的GNDA2引脚均接地，所述的FPGA芯片的VCCIO1引脚、所述的FPGA芯片的VCCIO2引脚、所述的FPGA芯片的VCCIO3引脚、所述的FPGA芯片的VCCIO4引脚、所述的FPGA芯片的VCCIO5引脚、所述的FPGA芯片的VCCIO6引脚、所述的FPGA芯片的VCCIO7引脚、所述的FPGA芯片的VCCIO8引脚和所述的 PMOS管的漏极连接，所述的FPGA芯片的内核供电电压输入端与所述的内核供电电压输出端连接，所述的FPGA芯片的MSEL0引脚与所述的第五电阻的一端连接，所述的第五电阻的另一端与所述的第七电阻的一端均接地，所述的FPGA芯片的MSEL1引脚与所述的第六电阻的一端连接，所述的第六电阻的另一端与所述的配置电压输出端连接，所述的第七电阻的另一端与所述的FPGA芯片的MSEL2引脚引脚连接，所述的第九电阻的一端、所述的第十电阻的一端、所述的第十一电阻的一端、所述的第十二电阻的一端与所述的I/O管脚电压供电端连接，所述的第九电阻的另一端与所述的FPGA芯片的DCLK引脚连接，所述的第十电阻的另一端与所述的FPGA芯片的CONF_DONE引脚连接，所述的第十一电阻的另一端与所述的FPGA芯片的nCONFIG引脚连接，所述的第十二电阻的另一端与所述的FPGA 芯片的nSTATUS引脚连接。FPGA芯片的内核供电电压输入端和FPGA芯片的锁相环模块的数字部分供电电压端VCCD_PLL引脚的电压均为1.2V，而锁相环模块的模拟部分供电电压端VCCA引脚的电压为2.5V，这两部分为持续供电，保证FPGA芯片在运行或待机状态下内部程序不会丢失，FPGA芯片的VCCIO1～VCCIO8引脚为FPGA芯片的供电模块的I/O 管脚供电端，电压值为3.3V，在系统待机状态下，该部分电压可由ARM芯片通过 FPGA_IO_EN端输出通断控制信号到PMOS管的栅极控制断开，达到减小系统功耗的目的。FPGA芯片的TDI引脚、TDO引脚、TMS引脚和TCK引脚均用于JTAG测试电路， nCE引脚用于多器件串行配置，皆与本实用新型无关，依芯片手册连接，MSEL引脚为配置模式选择引脚，以AS模式配置连接方式；DCLK引脚、CONF_DONE引脚、nCONFIG引脚、nSTATUS引脚均为FPGA芯片加载FLASH中程序数据的控制引脚，对该部分管脚持续供电，可以使FPGA芯片从待机状态到重新启动后不需要重新加载程序，而是直接按照待机前保留的工作状态继续工作。