[实用新型]一种具有单向迟滞性的施密特触发器

说明书

技术领域

本实用新型属于集成电路的触发器技术领域，涉及一种触发器，尤其是一种具有单向迟滞性的施密特触发器。

背景技术

在集成电路设计中，面积直接关系到成本的高低，设计的管子少就会使得面积减小，成本降低。如图1所示，是现有技术中的施密特触发器，有三个PMOS管和三个NMOS管总共6个管子组成；PMOS 管11和PMOS管12、NMOS管14和NMOS管15决定的输入IN电压的中间值；NMOS管16的宽长比的增大使高电平的阈值电压增大； PMOS管13的宽长比的减小使低电平的阈值电压减小。该施密特触发器的缺点是管子参数与阈值电压关系复杂，双向迟滞特性难于设计与控制，并且所用管子数目较多；因此根据电路的实际需求可以设计更为简洁，易于设计和控制的具有单向迟滞性的施密特触发器。

实用新型内容

本实用新型的目的在于克服上述现有技术的缺点，提供一种具有单向迟滞性的施密特触发器，其参数简单，所用管子数量少，能够减小寄生电容加快反向迟滞的特性。

本实用新型的目的是通过以下技术方案来解决的：

这种具有单向迟滞性的施密特触发器，其特征在于，包括第一 PMOS管、第一NMOS管、第二PMOS管、第二NMOS管和第三PMOS管：所述第一PMOS管和第一NMOS管决定的输入电压值为所述施密特触发器的高电平的阈值电压；由所述第一PMOS管、第一NMOS管和第二PMOS管决定所述施密特触发器的低电平的阈值电压，即所述施密特触发器的迟滞电压；所述第二NMOS管和第三 PMOS管组成反相器用以减小寄生电容加快反向迟滞的特性。

进一步的，上述第一PMOS管的栅极和第一NMOS管的栅极连接后接输入IN；第一PMOS管的源极接电源VDD；第一PMOS管的漏极接第一NMOS管的漏极后接到所述施密特触发器的OUT；所述第一NMOS管源极接地。

进一步，上述第二PMOS管的漏极接所述施密特触发器的 OUT，第二PMOS管的源极接VDD，第二PMOS管的栅极同时接到第二NMOS管和第三PMOS管的漏极。

上述第二NMOS管和第三PMOS管的栅极连接后接到所述施密特触发器的OUT。

上述第二NMOS管的源极接VDD。

上述第三PMOS管的源极接地。

本实用新型具有以下有益效果：

本实用新型具有单向迟滞性的施密特触发器参数简单，所用管子数量少，占用的面积小；所述第二NMOS管和所述第三PMOS管组成的反相器使用尺寸最小，以减小寄生电容加快反向迟滞的特性。

附图说明

图1为现有技术中的施密特触发器电路图；

图2为本实用新型的施密特触发器的电路图。

具体实施方式

下面结合附图对本实用新型做进一步详细描述：

参见图2：本实用新型具有单向迟滞性的施密特触发器：包括第一PMOS管21、第一NMOS管22、第二PMOS管23、第二NMOS 管24和第三PMOS管25：各管之间的连接关系如下：

第一PMOS管21的栅极和第一NMOS管22的栅极连接后接输入IN；第一PMOS管21的源极接电源VDD；第一PMOS管21的漏极接第一NMOS管22的漏极后接到所述施密特触发器的OUT；所述第一NMOS管22源极接地。第二PMOS管23的漏极接接本实用新型的施密特触发器的OUT，第二PMOS管23的源极接VDD，第二PMOS管23的栅极同时接到第二NMOS管24和第三PMOS管 25的漏极。

第二NMOS管24和第三PMOS管25的栅极连接后接到所述施密特触发器的OUT。所述第二NMOS管24的源极接VDD。所述第三PMOS管25的源极接地。

本实用新型的第一PMOS管21和第一NMOS管22决定的输入电压值为本实用新型的施密特触发器的高电平的阈值电压；由第一 PMOS管21、第一NMOS管22和第二PMOS管23决定施密特触发器的低电平的阈值电压，即施密特触发器的迟滞电压；第二NMOS 管24和第三PMOS管25组成反相器用以减小寄生电容加快反向迟滞的特性。