[实用新型]一种防止单点失效的双冗余译码驱动电路结构

说明书

技术领域

本实用新型涉及集成电路技术领域，具体为一种防止单点失效的双冗余译码驱动电路结构。

背景技术

目前传统译码驱动电路结构如图1所示。包括4线-16线译码器，译码驱动电路。其中传统输出驱动电路如图2所示。其中Mp1晶体管源极接电源VDD，漏极接Mp2晶体管源端，衬底接电源VDD，栅极接4线-16线译码器的输出；Mp2晶体管衬底接电源VDD，源极接Mp1晶体管漏极，同时为驱动器的输出，并且接电阻Ro一端，栅极接4线-16线译码器的输出；电阻Ro一端接Mp2晶体管的漏极，一端接地。这些技术的引进，在Mp1晶体管漏衬漏电或击穿情况下，防止单点失效引起的输出异常为高电平。但是图2所示的驱动结构，若存在Mp2晶体管栅漏漏电或击穿的情况下，则4线-16线译码器输出高电平引起译码驱动电路输出为高电平，输出异常；如果Mp2晶体管漏衬漏电或击穿的情况下，则Mp2晶体管漏衬底所接的VDD引起译码驱动电路输出为高电平，输出异常；电路正常输出为高电平时，若Mp2晶体管栅漏漏电或击穿，栅极连接的前级CMOS反相器中的NMOS存在漏电或击穿，则输出为中间电平或低电平，输出异常。

实用新型内容

针对现有技术中存在的问题，本实用新型提供一种防止单点失效的双冗余译码驱动电路结构，在单点失效情况下，防止输出异常为高电平；在前级CMOS反相器中的NMOS存在漏电或击穿情况下，可防止输出异常为中间电平或低电平，提高电路的可靠性。

本实用新型是通过以下技术方案来实现：

一种防止单点失效的双冗余译码驱动电路结构，包括四个双冗余输出驱动PMOS晶体管和四个VDD分压多晶电阻，以及一个输出多晶电阻Ro；

第一PMOS晶体管Mp1的衬底与源极相连并连接电源电压VDD，漏极与第二PMOS晶体管Mp2源极和衬底相连，栅极与第三分压多晶电阻R₃一端相连；

第二PMOS晶体管Mp2漏极与输出多晶电阻Ro一端相连并与第四PMOS晶体管Mp4漏极相连，栅极与第一分压多晶电阻R₁一端相连；

第三PMOS晶体管Mp3衬底与源极相连并接电源电压VDD，漏极与第四PMOS晶体管Mp4源极和衬底相连，栅极与第四分压多晶电阻R₄一端相连；

第四PMOS晶体管Mp4漏极与输出多晶电阻Ro一端相连，栅极与第二分压多晶电阻R₂一端相连；

第一分压多晶电阻R₁另一端和第二分压多晶电阻R₂另一端相连，并与一个4线-16线译码器B输出端YBi相连；

第三分压多晶电阻R₃另一端和第四分压多晶电阻R₄另一端相连，并与一个4线-16线译码器A输出端YAi相连；

输出多晶电阻Ro的另一端接地。

优选的，第二PMOS晶体管Mp2和第四PMOS晶体管Mp4设置在单独N阱内。

优选的，第二PMOS晶体管Mp2和第四PMOS晶体管Mp4的栅极分别串联的第一分压多晶电阻R₁和第二分压多晶电阻R₂的阻值相等。

进一步，第一分压多晶电阻R₁与输出多晶电阻R_o的阻值比不小于13.2。

优选的，第一PMOS晶体管Mp1和第三PMOS晶体管Mp3的栅极分别串联的第三分压多晶电阻R₃和第四分压多晶电阻R₄的阻值相等。

进一步，第三分压多晶电阻R₃的阻值不大于4.8kΩ。

优选的，四个双冗余输出驱动PMOS晶体管均采用蛇形结构晶体管。

与现有技术相比，本实用新型具有以下有益的技术效果：