[实用新型]一种防止单点失效的双冗余译码驱动电路结构

权利要求书

1.一种防止单点失效的双冗余译码驱动电路结构，其特征在于，包括四个双冗余输出驱动PMOS晶体管和四个VDD分压多晶电阻，以及一个输出多晶电阻Ro；

第一PMOS晶体管Mp1的衬底与源极相连并连接电源电压VDD，漏极与第二PMOS晶体管Mp2源极和衬底相连，栅极与第三分压多晶电阻R₃一端相连；

第二PMOS晶体管Mp2漏极与输出多晶电阻Ro一端相连并与第四PMOS晶体管Mp4漏极相连，栅极与第一分压多晶电阻R₁一端相连；

第三PMOS晶体管Mp3衬底与源极相连并接电源电压VDD，漏极与第四PMOS晶体管Mp4源极和衬底相连，栅极与第四分压多晶电阻R₄一端相连；

第四PMOS晶体管Mp4漏极与输出多晶电阻Ro一端相连，栅极与第二分压多晶电阻R₂一端相连；

第一分压多晶电阻R₁另一端和第二分压多晶电阻R₂另一端相连，并与一个4线-16线译码器B输出端YBi相连；

第三分压多晶电阻R₃另一端和第四分压多晶电阻R₄另一端相连，并与一个4线-16线译码器A输出端YAi相连；

输出多晶电阻Ro的另一端接地。

2.根据权利要求1所述的一种防止单点失效的双冗余译码驱动电路结构，其特征在于，第二PMOS晶体管Mp2和第四PMOS晶体管Mp4设置在单独N阱内。

3.根据权利要求1所述的一种防止单点失效的双冗余译码驱动电路结构，其特征在于，第二PMOS晶体管Mp2和第四PMOS晶体管Mp4的栅极分别串联的第一分压多晶电阻R₁和第二分压多晶电阻R₂的阻值相等。

4.根据权利要求3所述的一种防止单点失效的双冗余译码驱动电路结构，其特征在于，第一分压多晶电阻R₁与输出多晶电阻R_o的阻值比不小于13.2。

5.根据权利要求1所述的一种防止单点失效的双冗余译码驱动电路结构，其特征在于，第一PMOS晶体管Mp1和第三PMOS晶体管Mp3的栅极分别串联的第三分压多晶电阻R₃和第四分压多晶电阻R₄的阻值相等。

6.根据权利要求5所述的一种防止单点失效的双冗余译码驱动电路结构，其特征在于，第三分压多晶电阻R₃的阻值不大于4.8kΩ。

7.根据权利要求1所述的一种防止单点失效的双冗余译码驱动电路结构，其特征在于，四个双冗余输出驱动PMOS晶体管均采用蛇形结构晶体管。