[实用新型]一种宽禁带半导体器件有效
申请号: | 201720101294.6 | 申请日: | 2017-01-24 |
公开(公告)号: | CN206490069U | 公开(公告)日: | 2017-09-12 |
发明(设计)人: | 张振中;孙军;和巍巍;汪之涵;颜剑 | 申请(专利权)人: | 深圳基本半导体有限公司 |
主分类号: | H01L29/78 | 分类号: | H01L29/78 |
代理公司: | 深圳新创友知识产权代理有限公司44223 | 代理人: | 江耀纯 |
地址: | 518000 广东省深圳市南山区*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 一种 宽禁带 半导体器件 | ||
1.一种宽禁带半导体器件,包括终端结构区、有源区、以及所述有源区与所述终端结构区之间的过渡区域,其特征在于,所述有源区包括第一区域和第二区域,所述第一区域靠近和/或位于所述器件四周,所述第二区域靠近和/或位于所述器件中心,所述第一区域和所述第二区域直接电连接,和/或分别与所述器件的其他区域电连接;所述第一区域的单位面积内肖特基接触区与P型掺杂区宽度的比值γ第一区域比所述第二区域的单位面积内肖特基接触区与P型掺杂区宽度的比值γ第二区域大,用于使所述器件内部至外部的电流导通能力呈逐渐增大趋势,从而使所述器件外部比所述器件内部产生较多的热量。
2.如权利要求1所述的宽禁带半导体器件,其特征在于,所述第一区域还设有第三子区域,所述第一区域相应的包括靠近所述第三子区域的第一子区域和远离所述第三子区域的第二子区域,所述第三子区域中心对称分布在所述器件两侧,所述第三子区域全部由P型掺杂区组成,所述第一子区域的比值γ第一子区域最大。
3.如权利要求2所述的宽禁带半导体器件,其特征在于,所述第二区域包括位于所述器件中心的第四子区域和靠近所述器件中心的第五子区域,所述第四子区域的比值γ第四子区域小于所述第五子区域的比值γ第五子区域,并且γ第四子区域和γ第五子区域均小于外部四周的所述比值γ。
4.如权利要求3所述的宽禁带半导体器件,其特征在于,所述第二子区域的比值γ第二子区域和所述第五子区域的所述比值γ第五子区域在所述器件各区域的所述比值γ在所述器件各区域的γ值大小排序居中,用于在器件中在没有大面积P型掺杂区的区域仍满足内部至外部的电流导通能力呈逐渐增大趋势的要求。
5.如权利要求4所述的宽禁带半导体器件,其特征在于,所述第五子区域的比值γ第五子区域小于所述第二子区域的比值γ第二子区域。
6.如权利要求5所述的宽禁带半导体器件,其特征在于,构成所述第一子区域、第二子区域、第四子区域和第五子区域的肖特基接触区可采用如下之一形状包括条形、矩形、六边形和圆形等;构成所述第一子区域、第二子区域、第四子区域和第五子区域的P型掺杂区可采用如下之一形状包括条形、矩形、六边形和圆形等;所述第三子区域可采用如下之一形状包括条形、矩形、六边形和圆形等。
7.如权利要求6所述的宽禁带半导体器件,其特征在于,所述第一子区域的结构为交替规则排列的条状第一肖特基接触区和第一P型掺杂区;所述第二子区域的结构为交替规则排列的条状第一肖特基接触区和第二P型掺杂区,所述第一肖特基接触区在器件平面X轴方向上宽度都相同,所述第二子区域分布于器件中心的两侧,上下整体分别呈凹字形;所述第三子区域为六个面积相同的矩形区域。
8.如权利要求7所述的宽禁带半导体器件,其特征在于,所述第四子区域的结构为大面积的第三P型掺杂区和其中规则分布的第二肖特基接触区,所述第四子区域的整体呈正方形状;所述第五子区域的结构为交替规则排列的第三肖特基接触区和第二P型掺杂区,所述第三肖特基接触区和所述第二肖特基接触区的基本单元结构形状相同、面积相同或相似,所述第五子区域的整体呈中空的四面凸起形状,所述第二、第三肖特基接触区和所述第一肖特基接触区在器件平面X轴方向上宽度都相同,所述第二子区域和所述第五子区域中的所述第二P型掺杂区在器件平面X轴方向上宽度都相同。
9.如权利要求8所述的宽禁带半导体器件,其特征在于,所述第二、第三肖特基接触区的基本单元结构为正方形,W2为所述第三子区域的P型掺杂区宽度,WA为所述第四子区域中第三P型掺杂区的宽度,WB为所述第二子区域和所述第五子区域中第二P型掺杂区的宽度,WC为所述第一子区域中第一P型掺杂区的宽度,所述器件中的各部分P型掺杂区采用相同掺杂类型且具有W2>WA>WB>WC。
10.如权利要求9所述的宽禁带半导体器件,其特征在于,W2、WA、WB、WC的各尺寸数量关系按照下列规则进行设计选取:
WA=N*W1+(N+1)*WB,
其中,N为整数;W1为设计时的已知数值;但最终WA的取值应小于所述第五子区域的宽度的一半;
W2=N*W1+(N-1)*WC,
且满足
其中,N为整数;WC为设计时的已知数值;ρ是N-epi的薄层电阻率,ΔV为碳化硅中PN结的自建电势,J为所述器件PN结开启时所需求的电路密度;
WB=λ*WC,
且满足S1*γ第二子区域=(S2-3*S3)*γ第一子区域
其中,λ取值范围是1.5至2.5;S1为所述第二子区域的面积,γ第二子区域为所述第二子区域单位面积内肖特基接触区与P型掺杂区宽度的比值,S2为所述第一子区域的面积,S3为所述第三子区域的面积,γ第一子区域为所述第一子区域单位面积内肖特基接触区与P型掺杂区宽度的比值。
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