[发明专利]一种高压静电放电钳位保护元件及集成电路芯片

说明书

本发明公开了一种高压静电放电钳位保护元件。该高压静电放电钳位保护元件包括多个低压NMOS晶体管和对应于每个低压NMOS晶体管的电流触发结构，每个低压NMOS晶体管分别与电流触发结构连接；高压静电放电钳位保护元件的输入端与静电放电信号连接，高压静电放电钳位保护元件的输出端接地。电流触发结构用于实现在静电放电信号到达高压静电放电钳位保护元件前开启该高压静电放电钳位保护元件。采用本发明的集成电路芯片不仅有效避免产生漏电现象和快反向现象，还提高了其抗静电放电的耐受力和可靠性。

技术领域

本发明涉及一种高压静电放电钳位保护元件，同时也涉及包括该高压静电放电钳位保护元件的集成电路芯片，属于集成电路技术领域。

背景技术

目前，越来越多的集成电路芯片采用互补金属氧化物半导体(CMOS)技术实现，以实现尽可能低的功率消耗。由于集成电路芯片上的晶体管在不同的电压域中操作，因而必须具有不同的掺杂浓度和不同的栅极厚度。因此，为了保证集成电路芯片不被电流峰值或电压峰值损坏，需要对集成电路芯片进行静电放电保护。

目前，集成电路领域中一般采用静电放电钳位保护元件实现对集成电路芯片的静电放电保护。该静电放电钳位保护元件的典型结构为多个PMOS晶体管组成的PMOS晶体管堆栈结构，这种结构的缺陷在于容易产生漏电流。在设置有该静电放电钳位保护元件的集成电路芯片的工作电压下，若每个PMOS晶体管的漏极和N型阱之间的PN结所承受的电压高于该PN结的反向击穿电压时，PMOS晶体管会产生漏电流，不仅导致集成电路芯片工作时的功耗会更高，还有可能会损坏整个集成电路芯片。

为了解决静电放电钳位保护元件容易产生漏电流的问题，现有技术中通常在原有的PMOS晶体管堆栈结构中额外连接一个或多个PMOS晶体管，使得新组成的PMOS晶体管堆栈结构中，每个PMOS晶体管漏极和N型阱之间的PN结所承受的电压低于该PN结的反向击穿电压。但是，这种设计会大大增加静电放电钳位保护元件的开启电压。由于静电电压需要大于静电放电钳位保护元件的开启电压，才能使得静电放电钳位保护元件被开启，从而实现对集成电路芯片的静电放电过程。因此，该静电放电钳位保护元件的抗静电放电能力比较低，实践中迫切需要提供一种具有高性能、高耐受力的高压静电放电钳位保护元件。

发明内容

本发明所要解决的首要技术问题在于提供一种高压静电放电钳位保护元件。

本发明所要解决的另一技术问题在于提供一种包含该高压静电放电钳位保护元件的集成电路芯片。

为了实现上述目的，本发明采用下述技术方案：

根据本发明实施例的第一方面，提供一种高压静电放电钳位保护元件，包括多个低压NMOS晶体管和对应于每个所述低压NMOS晶体管的电流触发结构，每个所述低压NMOS晶体管分别与所述电流触发结构连接；所述高压静电放电钳位保护元件的输入端与静电放电信号连接，高压静电放电钳位保护元件的输出端接地；

所述电流触发结构用于实现在所述静电放电信号到达所述高压静电放电钳位保护元件前开启所述高压静电放电钳位保护元件。

可选地，每个所述低压NMOS晶体管由第四P+掺杂区、第二N+掺杂区、第三N+掺杂区及P型阱构成，所述第四P+掺杂区、所述第二N+掺杂区、所述第三N+掺杂区设置在P型阱上。

可选地，所述第四P+掺杂区形成所述低压NMOS晶体管的衬底端，所述第二N+掺杂区形成所述低压NMOS晶体管的漏极端，所述第三N+掺杂区形成所述低压NMOS晶体管的源极端，所述第二N+掺杂区与所述第三N+掺杂区的上部设置有栅极端。

可选地，每个所述低压NMOS晶体管的所述第四P+掺杂区分别与外部的所述静电放电信号检测电路连接；

所述静电放电信号检测电路根据检测的静电放电信号生成触发电流，所述触发电流分别输入到对应的所述电流触发结构中，使得在所述静电放电信号到达所述高压静电放电钳位保护元件前开启所述高压静电放电钳位保护元件。