[发明专利]一种高压静电放电钳位保护元件及集成电路芯片

权利要求书

1.一种高压静电放电钳位保护元件，其特征在于包括多个低压NMOS晶体管和对应于每个所述低压NMOS晶体管的电流触发结构，每个所述低压NMOS晶体管分别与所述电流触发结构连接；所述高压静电放电钳位保护元件的输入端与静电放电信号连接，所述高压静电放电钳位保护元件的输出端接地；

所述电流触发结构用于实现在所述静电放电信号到达所述高压静电放电钳位保护元件前开启所述高压静电放电钳位保护元件；

每个所述低压NMOS晶体管由第四P+掺杂区、第二N+掺杂区、第三N+掺杂区及P型阱构成，所述第四P+掺杂区、所述第二N+掺杂区、所述第三N+掺杂区设置在P型阱上；

所述电流触发结构包括由与所述电流触发结构相对应的所述低压NMOS晶体管的所述第二N+掺杂区、所述第三N+掺杂区及所述P型阱构成的NPN型晶体管和电阻，所述第二N+掺杂区形成所述NPN型晶体管的集电极，所述第三N+掺杂区形成所述NPN型晶体管的发射极，所述P型阱形成所述NPN型晶体管基极，所述NPN型晶体管基极与所述电阻的一端连接，所述电阻的另一端通过第五P+掺杂区与对应于该NPN型晶体管的所述低压NMOS晶体管的所述第三N+掺杂区连接。

2.如权利要求1所述的高压静电放电钳位保护元件，其特征在于：

所述第四P+掺杂区形成所述低压NMOS晶体管的衬底端，所述第二N+掺杂区形成所述低压NMOS晶体管的漏极端，所述第三N+掺杂区形成所述低压NMOS晶体管的源极端，所述第二N+掺杂区与所述第三N+掺杂区的上部设置有栅极端。

3.如权利要求2所述的高压静电放电钳位保护元件，其特征在于：

每个所述低压NMOS晶体管的所述第四P+掺杂区分别与外部的静电放电信号检测电路连接；

所述静电放电信号检测电路根据检测的静电放电信号生成触发电流，所述触发电流分别输入到对应的所述电流触发结构中，使得在所述静电放电信号到达所述高压静电放电钳位保护元件前开启所述高压静电放电钳位保护元件。

4.如权利要求1所述的高压静电放电钳位保护元件，其特征在于：

由多个所述低压NMOS晶体管组成的堆栈结构中，前一个所述低压NMOS晶体管的所述第三N+掺杂区与下一个所述低压NMOS晶体管的所述第二N+掺杂区连接。

5.如权利要求1所述的高压静电放电钳位保护元件，其特征在于：

每个所述低压NMOS晶体管的所述第四P+掺杂区的前面分别设置第四N+掺杂区，且相邻两个所述低压NMOS晶体管之间，所述第四N+掺杂区位于与前一个所述低压NMOS晶体管对应的所述电流触发结构的所述电阻相连接的所述第五P+掺杂区的后面。

6.如权利要求5所述的高压静电放电钳位保护元件，其特征在于：

每个所述第四N+掺杂区分别与第一个所述低压NMOS晶体管的所述第二N+掺杂区连接在一起后，形成所述高压静电放电钳位保护元件的输入端，而最后一个所述低压NMOS晶体管的所述第二N+掺杂区作为所述高压静电放电钳位保护元件的输出端。

7.如权利要求6所述的高压静电放电钳位保护元件，其特征在于：

所述第五P+掺杂区设置在对应的所述P型阱上，每个所述第四N+掺杂区设置在对应的N型阱上，每个所述P型阱及所述N型阱设置在同一个隔离区上，所述隔离区设置在P型衬底上。

8.一种集成电路芯片，其特征在于包括权利要求1～7中任意一项所述的高压静电放电钳位保护元件。