[发明专利]一种带隙基准电压源电路

权利要求书

1.一种带隙基准电压源电路，其特征在于，其包括运算放大器、第三电阻、第一中间节点、第二中间节点、采样开关、第一电容、滤波器、基准电压输出端、开关组合电路、N个双极型晶体管、控制电路、第二电阻、第一MOS晶体管和第二MOS晶体管，

其中，运算放大器的第一输入端与第二中间节点相连，运算放大器的第二输入端经第三电阻与第一中间节点相连，运算放大器的输出端依次经所述采样开关和第一电容接地，所述采样开关的控制端与控制电路相连，所述滤波器的输入端与所述采样开关和第一电容之间的连接节点相连，所述滤波器的输出端与所述基准电压输出端相连，

所述N个双极晶体管中的每个双极晶体管的第一连接端均与所述开关组合电路相连，其第二连接端均与其自身的控制端相连并接地，所述控制电路控制所述开关组合电路，以使得每个双极晶体管的第一连接端可选择的与第一中间节点或第二中间节点相连，N大于等于2，

所述第一MOS晶体管和第二MOS晶体管的第一连接端均与电源端相连，第一MOS晶体管的控制端与第二MOS晶体管的控制端相连，第一MOS晶体管的第二连接端与运算放大器的第二输入端和第三电阻之间的连接节点相连；第二MOS晶体管的控制端与所述运算放大器的输出端相连，第二MOS晶体管的第二连接端经所述第二电阻与运算放大器的第一输入端相连，

所述控制电路控制所述开关组合电路，在不同时间段中，使得N个双极晶体管被逐一轮流连接到第二中间节点，其余(N-1)个双极型晶体管的第一连接端被并联连接至第一中间节点，

在每个时间段中，若一个双极晶体管的第一连接端被连接到第二中间节点，其余(N-1)个双极型晶体管的第一连接端被并联连接至第一中间节点，所述控制电路控制所述采样开关导通，以采样运算放大器的输出端的电压至第一电容上，采样结束后，所述控制电路控制所述采样开关关断，

所述开关组合电路包括N个开关组，每个开关组对应一个双极型晶体管，所述控制电路通过控制每个开关组，以使得与该开关组对应的双极晶体管的第一连接端可选择的与第一中间节点或第二中间节点相连，

每个开关组包括一个第一开关和一个第二开关，其中，第一开关的一端与对应的双极型晶体管的第一连接端相连，其另一端与第一中间节点相连；第二开关的一端与对应的双极型晶体管的第一连接端相连，其另一端与第二中间节点相连，

所述控制电路为振荡器，所述振荡器输出第一时钟信号至第N时钟信号分别给N个开关组，当时所述钟信号为第一逻辑电平时，使得对应的开关组中的第一开关截止、第二开关导通，当时钟信号为第二逻辑电平时，使得对应的开关组中的第一开关导通，第二开关截止，

所述振荡器输出采样时钟信号给所述采样开关的控制端，当所述采样时钟信号为第一逻辑电平时，使得所述采样开关导通，当所述采样时钟信号为第二逻辑电平时，使得所述采样开关截止，

第一时钟信号至第N时钟信号的第一逻辑电平不交叠，并依次跳变为第一逻辑电平，

在第一时钟信号至第N时钟信号的每个第一逻辑电平时间段内都会出现所述采样时钟信号的第一逻辑电平，且所述采样时钟信号的第一逻辑电平的起始时间比其所在的第一时钟信号至第N时钟信号的第一逻辑电平时间段的起始时间延迟第一预定时间，

所述滤波电路包括第二电容和第四电阻，所述第四电阻的一端与第一电容和所述采样开关之间的连接节点相连，其另一端与所述基准电压输出端相连；所述第二电容连接于所述基准电压输出端和接地端之间，

所述N个双极型晶体管相同，

第一时钟信号至第N时钟信号具有相同的第一逻辑电平时间，且相位依次滞后第二预定时间，所述第二预定时间等于第一时钟信号至第N时钟信号的第一逻辑电平时间。

2.根据权利要求1所述的带隙基准电压源电路，其特征在于，

所述运算放大器的第一输入端和第二输入端分别为运算放大器的反向输入端和正向输出端，

所述N个双极型晶体管为PNP型晶体管，所述双极晶体管的第一连接端、第二连接端和控制端分别为PNP型晶体管的射极、集电极和基极；

所述第一MOS晶体管和第二MOS晶体管均为PMOS晶体管，且第一MOS晶体管和第二MOS晶体管的第一连接端、第二连接端和控制端分别为PMOS晶体管的源极、漏极和栅极。