[发明专利]片上时钟电路

说明书

本发明提供一种片上时钟电路。所述片上时钟电路接收使能信号，以产生至少一个测试时钟信号，该片上时钟电路包括：同步模块，根据至少两个时钟信号采集该使能信号，以生成使能同步信号；移位寄存模块，根据该使能信号输出逻辑信号；脉冲数模块，根据该使能同步信号产生多个脉冲数；至少一个逻辑模块，根据该逻辑信号以及该多个脉冲数，产生至少一个控制信号；以及至少一个执行模块，根据该至少一个控制信号，产生至少一个第一测试时钟信号。本发明所述片上时钟电路所产生的至少一个第一测试时钟信号彼此间同步，以确保于第一测试模式以及第二测试模式均能覆盖不同时钟线之间的时序路径，提高测试覆盖率。

技术领域

本发明涉及芯片测试技术领域，尤其涉及一种支持全速测试的片上时钟电路。

背景技术

芯片在进行可测试性设计(DFT，Design for Testability)时，经常用到自动测试向量生成(ATPG，Automatic Test Pattern Generation)的方法。该方法通过扫描的方式测试芯片的不同时序路径，发现可能存在的故障。

随着芯片的工作频率越来越高，传统的由自动测试机(ATE，Automatic TestEquipment)提供慢速时钟的测试方法无法覆盖由于高速而带来的故障，因此全速(at-speed)测试对于高速芯片变得至关重要。

由于全速测试需要的测试时钟较高，ATE无法提供，需要使用芯片内部的锁相环(PLL，phase-locked loop)输出的时钟产生能够支持全速测试的时钟信号，因此，需要片上时钟(OCC，On-chip clocking)电路，将PLL时钟转换为满足全速测试需要的高速时钟信号。

发明内容

本发明提供一种片上时钟电路，其产生的高速时钟信号彼此间同步的，在全速测试，即第一测试模式时能够覆盖到不同时钟线以及不同分区(partition)之间的时序路径，测试覆盖率高。

本发明提供一种片上时钟电路，该片上时钟电路接收使能信号，以产生至少一个测试时钟信号，包括：同步模块，根据至少两个时钟信号采集该使能信号，以生成使能同步信号；移位寄存模块，根据该使能信号输出逻辑信号；脉冲数模块，根据该使能同步信号产生多个脉冲数；至少一个逻辑模块，根据该逻辑信号以及该多个脉冲数，产生至少一个控制信号；以及至少一个执行模块，根据该至少一个控制信号，产生至少一个第一测试时钟信号。

本发明所述片上时钟电路，具有同步模块，所产生的至少一个第一测试时钟信号彼此间同步，以确保于第一测试模式以及第二测试模式均能覆盖不同时钟线之间的时序路径，提高测试覆盖率。

本发明提供一种片上时钟电路，该片上时钟电路接收使能信号，以产生测试时钟信号，包括：同步模块，根据至少两个时钟信号采集该使能信号，以生成使能同步信号；以及多个片上时钟电路主体，其中每一该片上时钟电路主体包括：移位寄存模块，根据该使能信号输出逻辑信号；脉冲数模块，根据该使能同步信号产生多个脉冲数；至少一个逻辑模块，根据该逻辑信号以及该多个脉冲数，产生至少一个控制信号；以及至少一个执行模块，根据所述至少一个控制信号，产生至少一个第一测试时钟信号。

本发明所述片上时钟电路，具有同步模块，以及多个片上时钟电路主体，该片上时钟电路产生的至少一个第一测试时钟信号彼此间同步，以确保于第一测试模式以及第二测试模式均能覆盖不同时钟线以及不同分区之间的时序路径，提高测试覆盖率。

附图说明

图1为本发明一实施例提供的片上时钟电路100的结构框图；

图2为使用上述实施例所述片上时钟电路进行测试的示意图；

图3为本发明另一实施例所述的片上时钟电路300的结构示意图；

图4为本发明一实施例所述片上时钟电路的同步模块400的电路图；

图5为本发明一实施例所述片上时钟电路的移位寄存模块500的电路图；