[发明专利]片上时钟电路

权利要求书

1.一种片上时钟电路，接收使能信号，以产生至少一个测试时钟信号，包括：

同步模块，根据至少两个时钟信号采集该使能信号，以生成包括该至少两个时钟信号的同步信息的使能同步信号；

移位寄存模块，根据该使能信号输出逻辑信号；

脉冲数模块，根据该使能同步信号产生多个脉冲数；

至少一个逻辑模块，根据该逻辑信号以及该多个脉冲数，产生至少一个控制信号；以及

至少一个执行模块，根据该至少一个控制信号，产生至少一个第一测试时钟信号。

2.根据权利要求1所述的片上时钟电路，其中所述同步模块包括多个触发器，该多个触发器由该至少两个时钟信号驱动，以使该使能同步信号包括有该至少两个时钟信号的同步信息。

3.根据权利要求1所述的片上时钟电路，其中所述脉冲数模块接收该使能同步信号，并输出该多个脉冲数以传递该至少两个时钟信号的同步信息。

4.根据权利要求1所述的片上时钟电路，其中当使能信号置一，所述移位寄存模块根据该使能信号进行连接至该移位寄存模块的电路的内部状态扫描；以及

当使能信号置零，所述移位寄存模块产生所述逻辑信号。

5.根据权利要求1所述的片上时钟电路，其中所述至少一个逻辑模块各自接收所述逻辑信号以及所述多个脉冲数，以各自生成并输出所述至少一个控制信号中的一个；以及

通过输出该控制信号传递所述至少两个时钟信号的同步信息。

6.根据权利要求1所述的片上时钟电路，其中所述至少一个执行模块与所述至少一个逻辑模块一一对应，以使所述至少一个执行模块中的一个对应接收所述至少一个逻辑模块中的一个生成的所述至少一个控制信号中的一个，以产生所述至少一个第一测试时钟信号中的一个；

所述至少一个第一测试时钟信号中的每一个包括所述至少两个时钟信号的同步信息，以使所述至少一个第一测试时钟信号间保持同步；以及

所述至少一个执行模块各自控制所述至少一个第一测试时钟信号中的一个与第二测试时钟信号间的切换，以各自产生该至少一个测试时钟信号中的一个。

7.根据权利要求6所述的片上时钟电路，其中所述第二测试时钟信号为较低频信号；

所述至少一个第一测试时钟信号中的一个为较高频信号；以及

所述至少一个测试时钟信号中的一个可以用于支持较低频模式的测试以及较高频模式的测试。

8.一种片上时钟电路，接收使能信号，以产生测试时钟信号，包括：

同步模块，根据至少两个时钟信号采集该使能信号，以生成包括该至少两个时钟信号的同步信息的使能同步信号；以及

多个片上时钟电路主体，其中每一该片上时钟电路主体包括：

移位寄存模块，根据该使能信号输出逻辑信号；

脉冲数模块，根据该使能同步信号产生多个脉冲数；

至少一个逻辑模块，根据该逻辑信号以及该多个脉冲数，产生至少一个控制信号；以及

至少一个执行模块，根据所述至少一个控制信号，产生至少一个第一测试时钟信号。

9.根据权利要求8所述的片上时钟电路，其中所述同步模块包括多个触发器，该多个触发器由所述至少两个时钟信号驱动，以使该使能同步信号包括有所述至少两个时钟信号的同步信息。

10.根据权利要求8所述的片上时钟电路，其中所述脉冲数模块接收该使能同步信号，并输出该多个脉冲数以传递所述至少两个时钟信号的同步信息。

11.根据权利要求8所述的片上时钟电路，其中当使能信号置一，所述移位寄存模块根据该使能信号进行连接至该移位寄存模块的芯片的内部状态扫描；以及

当使能信号置零，所述移位寄存模块产生所述逻辑信号。