[发明专利]用于同步在高速与低速时钟域之间的数据传送的集成电路、方法和接口电路

说明书

本申请涉及用于同步在高速与低速时钟域之间的数据传送的集成电路、方法和接口电路。所公开的示例包含用于在快时钟域中的第一寄存器(110)与慢时钟域中的第二寄存器(140)之间传送数据的接口电路(100)，该接口电路包含：可重置同步器(150)，其用于提供与慢时钟信号(SLOW_CLK)同步的经同步起始信号(S2)以根据写请求信号(BUS_WR)来开始从第一寄存器(110)到第二寄存器(140)的写入；脉冲发生器电路(155)，其用于根据经同步起始信号(S2)来提供写启用脉冲信号(WR_EN)；写控制电路(144)，其用于根据写启用脉冲信号(WR_EN)来选择性地将第一寄存器(110)的输出端(112)连接到第二寄存器(140)的输入端(141)，以将数据从第一寄存器(110)写入到第二寄存器(140)；以及双重双稳态门(120)，其用于根据写请求信号(BUS_WR)来提供与快时钟信号(FAST_CLK)同步的重置信号(RESET)，以将任何先前未决的写请求清除并开始新的写操作。

背景技术

许多电路和系统包含在不同的时钟域中操作的电路。例如，处理器电路通常以高时钟速度操作，而外围电路以低得多的时钟速度运行。通常期望不同时钟域的电路交换数据。例如，高时钟速度中央处理器单元(CPU)可以对由低时钟速度外围装置使用的数据或控制寄存器进行写入以控制外设的操作。这种CPU还可以读取存储在低时钟速度电路的寄存器中的数据。然而，在不同时钟域的电路之间传送数据呈现出问题，尤其是在高时钟速度与低时钟速度非常不同的情况下。在一个示例中，以非常低的频率(例如，10-100KHz)操作的外围电路可能需要由以1-100MHz或甚至更高的高时钟频率操作的CPU服务。通过CPU执行的应用软件可能需要频繁地更新或写入外围电路寄存器中的值，诸如在高速处理器上运行的软件操作低时钟速度脉宽调制(PWM)控制电路以控制输出信号或致动器。在该示例中，处理器可以通过频繁地改变由外设控制的脉宽值来实施闭环控制算法。通过对低速电路寄存器的数据写入而进行的频繁更新可能导致CPU必须等待可能大量的高速时钟周期以允许先前的数据写操作在再次更新外设之前与低速时钟域同步。在一些情况下，经过超过一千个CPU周期，只是为了确保正确的数据同步。使用请求-确认外设写同步协议的握手方案可能引起从快时钟域到慢时钟域的背靠背更新的显著性数据时延，这可能抑制使用经编程处理器和低速外设来执行高带宽闭环控制的能力。

在从低时钟速度外设读取数据时也可能产生问题。从外围寄存器进行读取造成从低时钟速度域寄存器读取的数据中的亚稳态的可能性。CPU可以执行多次读取，例如，三次读取，其中CPU在连续读取两次时比较读取结果并选择数据。另一方法是CPU仅在状态位指示外设数据被同步且稳定之后读取外围寄存器。然而，这些方法需要额外的CPU软件并引入数据时延。此外，这些技术可能引起增加的系统功耗。

发明内容

所公开的示例包含接口电路，所述接口电路用于在高速或快时钟域中的第一寄存器与低速或慢时钟域中的第二寄存器之间传送数据。接口电路包含可重置同步器，所述可重置同步器用于提供与慢时钟信号同步的经同步起始信号以根据写请求信号来开始从第一寄存器到第二寄存器的写入。脉冲发生器电路根据经同步起始信号提供写启用脉冲信号，并且写控制电路根据写启用脉冲信号选择性地将第一寄存器的输出端连接到第二寄存器的输入端以将数据从第一寄存器写入到第二寄存器，并且双重双稳态门(flip-flop)电路用于根据写请求信号来提供与快时钟信号同步的重置信号以将任何先前未决的写请求清除并开始新的写操作。进一步公开的示例提供用于同步从慢时钟域寄存器到快时钟域寄存器的数据读取的接口电路，所述接口电路包含：脉冲发生器，所述脉冲发生器用于提供与快时钟信号同步的读启用脉冲信号；以及触发器电路，所述触发器电路使得脉冲发生器每第二时钟信号的整数L个周期提供新的读启用脉冲信号。其它公开的示例提供集成电路，所述集成电路包含：第一电路，所述第一电路具有根据第一时钟信号操作的第一寄存器和主处理器；第二电路，所述第二电路具有根据较慢的第二时钟信号操作的外围电路和第二寄存器；以及接口电路，所述接口电路用于同步在第一寄存器与第二寄存器之间的数据传送。

附图说明

图1是根据实施例的用于同步数据以用于从高速时钟域寄存器写入到低速时钟域寄存器的接口电路的示意图。