[发明专利]用于同步在高速与低速时钟域之间的数据传送的集成电路、方法和接口电路

权利要求书

1.一种接口电路，所述接口电路用于同步在根据第一时钟信号操作的第一电路的第一寄存器与根据慢于所述第一时钟信号的第二时钟信号操作的第二电路的第二寄存器之间的数据传送，所述接口电路包括：

同步器电路，所述同步器电路包含用于接收重置信号的输入端，和用于提供经同步起始信号的输出端，所述同步器电路经配置以响应于所述输入端接收到在第一状态下的所述重置信号而提供在第一状态下的所述经同步起始信号，并且经配置以在所述重置信号转变成第二状态之后在所述第二时钟信号的非零整数K个边沿处提供在不同的第二状态下的所述经同步起始信号；

脉冲发生器电路，所述脉冲发生器电路包含用于接收所述经同步起始信号的输入端，以及经配置以响应于所述经同步起始信号从所述第一状态转变到所述第二状态而提供写启用脉冲信号的输出端；

写控制电路，所述写控制电路经配置以响应于所述写启用脉冲信号而选择性地将所述第一寄存器的输出端连接到所述第二寄存器的输入端，以将数据从所述第一寄存器写入到所述第二寄存器；以及

双重双稳态门电路，所述双重双稳态门电路包含用于接收写请求信号的输入端，和与所述同步器电路的所述输入端耦合的输出端，所述双重双稳态门电路经配置以响应于所述输入端接收在预定状态下的所述写请求信号而提供所述重置信号作为在所述第二状态下的脉冲信号达同步到所述第一时钟信号的非零时间，以将任何先前未决的写请求清除并开始从所述第一寄存器到所述第二寄存器的新的写入。

2.根据权利要求1所述的接口电路，其中K＝3。

3.根据权利要求1所述的接口电路，其中所述同步器电路包含：

第一双稳态门，所述第一双稳态门包含经连接以接收所述第二时钟信号的时钟输入端、经耦合以接收具有第一状态的信号的数据输入端、连接到所述双重双稳态门电路的所述输出端以接收所述重置信号的清除输入端，以及数据输出端；以及

第二双稳态门，所述第二双稳态门包含经耦合以接收所述第二时钟信号的反相时钟输入端、连接到所述第一双稳态门的所述数据输出端的数据输入端、连接到所述双重双稳态门电路的所述输出端以接收所述重置信号的清除输入端，以及用于提供经同步起始信号的数据输出端。

4.根据权利要求3所述的接口电路，其中所述脉冲发生器电路包含：

第三双稳态门，所述第三双稳态门包含经连接以接收所述第二时钟信号的时钟输入端、连接到所述第二双稳态门的所述数据输出端的数据输入端，以及数据输出端；以及

“与”门，所述“与”门包含连接到所述第三双稳态门的所述数据输出端的第一反相输入端、连接到所述第二双稳态门的所述数据输出端的第二输入端，以及用于将所述写启用脉冲信号提供到所述写控制电路的输入端的输出端。

5.根据权利要求4所述的接口电路，其中K＝3。

6.根据权利要求4所述的接口电路，其中所述脉冲发生器电路经配置以提供具有所述第二时钟信号的一半周期的脉宽的所述写启用脉冲信号。

7.根据权利要求1所述的接口电路，其中所述双重双稳态门电路包含：

第一双稳态门，所述第一双稳态门包含经耦合以接收所述第一时钟信号的时钟输入端、经耦合以接收所述写请求信号的数据输入端，以及数据输出端；

第二双稳态门，所述第二双稳态门包含经耦合以接收所述第一时钟信号的时钟输入端、连接到所述第一双稳态门的所述数据输出端的数据输入端，以及数据输出端；

第一“与”门，所述第一“与”门包含连接到所述第一双稳态门的所述数据输出端的第一输入端、连接到所述第二双稳态门的所述数据输出端的第二反相输入端，以及输出端；以及

第二“与”门，所述第二“与”门包含连接到所述第一“与”门的所述输出端的反相输入端，以及连接到所述同步器电路的所述输入端以提供所述重置信号的输出端。