[发明专利]半导体存储器装置的数据对齐电路及其对齐数据的方法

说明书

一种半导体存储器装置的数据对齐电路及其对齐数据的方法。数据对齐电路包括：数据采样电路，被配置成接收数据序列及内部数据选通信号，其中所述数据采样电路基于所述内部数据选通信号对所述数据序列进行采样以产生第一数据序列及第二数据序列；分频电路，被配置成接收时钟信号及所述内部数据选通信号，对所述时钟信号进行分频以生成经分频时钟信号并通过基于所述内部数据选通信号对所述经分频时钟信号进行采样来输出对齐控制信号；以及数据对齐区块，被配置成接收所述第一数据序列及所述第二数据序列、以及所述对齐控制信号，并将所述第一数据序列及所述第二数据序列并行地对齐以输出内部数据。

[相关申请的交叉参考]

本申请主张在2016年12月21日在韩国知识产权局提出申请的韩国专利申请第10-2016-0175583号的优先权，所述韩国专利申请的公开内容全文并入本申请供参考。

技术领域

本发明的示例性实施例涉及存储器装置，且更具体来说，涉及一种半导体存储器装置的数据对齐电路、一种半导体存储器装置以及一种在半导体存储器装置中对齐数据的方法。

背景技术

已开发出各种半导体存储器装置。多年以来，这些装置的集成及操作速度已得到提高。举例来说，动态随机存取存储器(dynamic random access memory，DRAM)由于其集成规模及快速的数据写入或读取速度而已被用作中央处理器(central processing unit，CPU)的高速缓冲存储器。动态随机存取存储器已经被用于这一用途，尽管它们是易失性存储器。

同步半导体存储器装置利用时钟信号来处理数据。为增大带宽，同步半导体存储器装置可以双倍数据速率(double data rate，DDR)模式操作。在这种模式中，在时钟信号的上升沿及下降沿处对数据进行处理。换句话说，以双倍数据速率操作的总线在时钟信号的上升沿及时钟信号的下降沿两者处传递数据。双倍数据速率存储器装置可因此使带宽加倍，而不会增大时钟信号的频率。双倍数据速率存储器装置可由存储器控制器控制。举例来说，存储器控制器可与双倍数据速率存储器装置进行通信且可在双倍数据速率模式中控制数据的传送或接收。

发明内容

根据本发明的示例性实施例，提供一种半导体存储器装置的数据对齐电路，所述数据对齐电路包括：数据采样电路，被配置成接收数据序列及内部数据选通信号，其中所述数据采样电路基于所述内部数据选通信号对所述数据序列进行采样以产生第一数据序列及第二数据序列；分频电路，被配置成接收时钟信号及所述内部数据选通信号，对所述时钟信号进行分频以生成经分频时钟信号并通过基于所述内部数据选通信号对所述经分频时钟信号进行采样来输出对齐控制信号；以及数据对齐区块，被配置成接收所述第一数据序列及所述第二数据序列、以及所述对齐控制信号，并将所述第一数据序列及所述第二数据序列并行地对齐以输出内部数据。

根据本发明的示例性实施例，提供一种在半导体存储器装置中对齐数据的方法，所述方法包括：基于数据选通信号对串行输入数据进行采样，以提供第一数据序列及第二数据序列；对时钟信号进行分频，以生成经分频时钟信号并基于所述数据选通信号对所述经分频时钟信号进行采样，以产生对齐控制信号；以及基于所述对齐控制信号将所述第一数据序列及所述第二数据序列并行地对齐，以产生内部数据。

根据本发明的示例性实施例，提供一种半导体存储器装置的数据对齐电路，所述数据对齐电路包括：分频器，被配置成接收时钟信号并输出经分频时钟信号；触发器，被配置成接收数据选通信号及所述经分频时钟信号，并基于所述数据选通信号对所述经分频时钟信号进行采样，以输出对齐控制信号；以及采样电路，被配置成接收所述对齐控制信号及串行数据序列，并利用所述对齐控制信号将所述串行数据序列并行地对齐。

附图说明

通过参照附图详细阐述本发明的示例性实施例，将更清楚地理解本发明的以上及其他特征。

图1是示出根据本发明示例性实施例的系统的方块图。