[发明专利]半导体存储器装置的数据对齐电路及其对齐数据的方法

权利要求书

1.一种半导体存储器装置的数据对齐电路，其特征在于，包括：

数据采样电路，被配置成接收数据序列及内部数据选通信号，其中所述数据采样电路基于所述内部数据选通信号对所述数据序列进行采样以产生第一数据序列及第二数据序列；

分频电路，被配置成接收时钟信号及所述内部数据选通信号，对所述时钟信号进行分频以生成经分频时钟信号并通过基于所述内部数据选通信号对所述经分频时钟信号进行采样来输出对齐控制信号；以及

数据对齐区块，被配置成接收所述第一数据序列及所述第二数据序列、以及所述对齐控制信号，并将所述第一数据序列及所述第二数据序列并行地对齐以输出内部数据，

其中所述分频电路包括分频器及采样器，所述分频器直接从时钟缓冲器接收所述时钟信号并对所述时钟信号的频率进行分频以输出所述经分频时钟信号，且所述采样器直接从所述分频器接收所述经分频时钟信号并基于所述内部数据选通信号对所述经分频时钟信号进行采样以输出所述对齐控制信号。

2.根据权利要求1所述的数据对齐电路，其特征在于，所述采样器在所述内部数据选通信号的上升沿处对所述经分频时钟信号进行采样。

3.根据权利要求2所述的数据对齐电路，其特征在于，所述采样器是触发器。

4.根据权利要求1所述的数据对齐电路，其特征在于，所述数据采样电路包括：

第一采样器，被配置成在所述内部数据选通信号的上升沿处对内部数据信号进行采样；

第二采样器，被配置成在所述内部数据选通信号的下降沿处对所述内部数据信号进行采样，并输出所述第二数据序列；以及

第三采样器，被配置成在所述内部数据选通信号的下降沿处对从所述第一采样器输出的数据序列进行采样，并输出所述第一数据序列。

5.根据权利要求4所述的数据对齐电路，其特征在于，所述第一采样器是上升沿触发式触发器，且所述第二采样器及所述第三采样器中的每一者是下降沿触发式触发器。

6.根据权利要求1所述的数据对齐电路，其特征在于，所述数据对齐区块包括：

第一对齐电路，被配置成接收所述第一数据序列以及所述对齐控制信号，响应于所述对齐控制信号将所述第一数据序列并行地对齐，并输出第一并行数据；以及

第二对齐电路，被配置成接收所述第二数据序列以及所述对齐控制信号，响应于所述对齐控制信号将所述第二数据序列并行地对齐，并输出第二并行数据。

7.根据权利要求6所述的数据对齐电路，其特征在于，所述第一对齐电路包括第一对齐区块、第二对齐区块及选择区块，

所述第一对齐区块包括串联连接的上升沿触发式触发器与多个锁存器，

所述第二对齐区块包括串联连接的下降沿触发式触发器与多个锁存器，

所述选择区块包括多个多路复用器，所述多个多路复用器被配置成从所述第一对齐区块接收第一并行位以及从所述第二对齐区块接收第二并行位，

所述多路复用器中的每一者被配置成响应于第一选择信号及第二选择信号来选择所述第一并行位与所述第二并行位的对应位中的一者，且

所述多路复用器被配置成输出所述第一并行数据的每一位。

8.根据权利要求1所述的数据对齐电路，其特征在于，还包括：

选择信号产生器，被配置成接收所述内部数据选通信号及所述对齐控制信号，并输出具有逻辑电平的选择信号，所述选择信号的逻辑电平是基于所述对齐控制信号在所述内部数据选通信号的边沿处的逻辑电平。

9.根据权利要求8所述的数据对齐电路，其特征在于，所述选择信号产生器包括第一采样器、延迟元件、第二采样器及反相器，

所述第一采样器基于所述内部数据选通信号对触发信号进行采样，以提供第一输出信号，

所述延迟元件对所述第一输出信号进行延迟，以提供第二输出信号，所述第二采样器基于所述第二输出信号对所述对齐控制信号进行采样，以输出第一选择信号，且

所述反相器对所述第一选择信号进行反相，以输出第二选择信号。