[发明专利]倍频电路

说明书

本发明公开了一种倍频电路，其包括晶振单元、电流产生单元、第一镜像单元、第一电阻单元、第二镜像单元、第二电阻单元、运算放大器及压控振荡器，电流产生单元产生第一电流，第一镜像单元、第二镜像单元分别镜像第一电流并形成第二电流、第三电流，第二电流输入至第一电阻单元，第三电流输入至第二电阻单元，第一电阻单元分别与运算放大器的反向输入端及晶振单元连接，第二电阻单元分别与运算放大器的正向输入端及压控振荡器的输出端连接，运算放大器的输出端与压控振荡器的输入端连接。本发明的倍频电路对输入的参考时钟进行非整数倍的任意倍频，可获得任意数值的时钟频率，且不需要引入锁相环系统，节省了开支。

技术领域

本发明涉及集成电路领域，更具体地涉及一种对参考时钟源进行倍频的倍频电路。

背景技术

在数字集成电路系统中，为了让系统中的时序逻辑电路正常工作，通常需要若干不同频率下的稳定时钟信号。当前主流的解决方案是将系统外部的稳定参考时钟源(通常是晶振)通过锁相环电路进行不同大小的倍频，从而得到所需要的稳定时钟信号。

众所周知地，锁相环电路具有各种不同的结构，基于电荷泵的模拟锁相环是目前应用较为广泛的一种锁相环结构,其结构原理图如图1所示。该锁相环的工作原理简述如下：鉴频鉴相器在系统初始状态时，其输出节点Vo1、Vo2均输出低电平，开关S1、S2处于关断状态(开关S1、S2在低电平控制下关断，在高电平控制下导通)，节点Vc电压保持不变。假设鉴频鉴相器两输入节点输入

的信号Vi1、Vi2存在一相位差且时，则鉴频鉴相器输出端Vo1输出高电平,Vo2保持低电平，其高电平的脉宽w满足以下关系：

在Vo1为高电平的时候，开关S1导通，直流源DC1的电流流经电阻R1向电容C1充电，记充电电流大小为I，此时节点Vc的电压升高。由于节点Vc为压控振荡器的输入节点，压控振荡器输出频率fo满足：

fo＝Kvco*Vc(Kvco表示压控振荡器的增益)

因此当节点Vc的电压升高时，压控振荡器的输出频率fo升高，经过分频器分频后的反馈信号频率fb升高，反馈信号相位升高，相位差减小，如此反复，理论上相位差会减小至0。

同样地，当时，开关S2导通，开关S1断开，电容C1在直流源DC2的作用下放电(放电电压同样为I)，节点Vc的电压降低，压控振荡器输出频率fo降低，反馈信号频率fb和相位降低，相位差增大，如此反复后，理论上相位差同样减少至0。

当鉴频鉴相器两输入端相位差为0时，其频率也相同(因为频率是相位的微分),即fr＝fb,又因为fb＝fo/N(N为分频器的分频比),所以fo＝N*fr,从而实现了将输入晶振OX的频率fr倍频N倍的功能。改变N的大小，即可得到不同的频率的fo,从而满足数字电路系统对不同频率时钟的需求。

在现有技术中，锁相环是通过改变图1中分频器的分频系数N来改变输出频率fo与输入频率fr的倍数。由于分频器的分频系数N是整数，因此图1中的锁相环电路只能产生输入频率fr整数倍频率大小的输出时钟频率。如果要产生非整数倍fr频率的输出时钟(如4.3倍fr),图1中的分频器需要修改为多模分频器(即由若干个不同分频比的分频器构成)，并且需要额外加入积分差分调制器(sigma-delta modulator)对多模分频器进行调制，使其有效分频比在不同的分频比之间转化，产生等效于所需求的非整数倍分频比，从而让锁相环产生所需求的输出时钟。积分差分调制器的设计较为复杂，并且会占据较大的芯片面积和消耗较大的功耗；另外，积分差分调制器在对多模分频器进行调制时，会对锁相环系统引入量化噪声，从而增加输出频率的抖动。因此，通过锁相环对fr进行倍频时，若倍数不为整数，整个系统的设计成本，面积功耗开销，以及输出频率的抖动，都会在一定程度上增加。

因此，有必要提供一种改进的可实现对输入频率进行任意倍频的倍频电路来克服上述缺陷。

发明内容