[发明专利]电子封装件及其制法

说明书

一种电子封装件及其制法，包括于承载结构上设置一具有导电体的电子元件，再以包覆层包覆该电子元件，之后将电子装置设于该包覆层上，以利用该导电体电性连接该承载结构与该电子装置，而降低该电子封装件的整体厚度。

技术领域

本发明有关一种电子封装件及其制法，尤指一种封装堆叠结构及其制法。

背景技术

随着半导体封装技术的演进，半导体装置(Semiconductor device)已开发出不同的封装型态，而为提升电性功能及节省封装空间，业界遂发展出堆叠多个封装结构以形成封装堆叠结构(Package on

Package，POP)的封装型态，此种封装型态能发挥系统封装(SiP)异质整合特性，可将不同功用的电子元件，例如：记忆体、中央处理器、绘图处理器、影像应用处理器等，藉由堆叠设计达到系统的整合，而适用于各种轻薄短小型电子产品。

图1为悉知封装堆叠结构1的剖面示意图。如图1所示，该封装堆叠结构1包含有半导体元件11、下层封装基板10、上层封装基板12、多个支撑焊球13、电子装置16(如记忆体晶片或记忆体封装结构)以及封装胶体14。该半导体元件11以覆晶方式设于该下层封装基板10上，且该电子装置16也以覆晶方式设于于该上层封装基板12上。该些支撑焊球13用以连结且电性耦接该下层封装基板10与该上层封装基板12。该封装胶体14包覆该些支撑焊球13与该半导体元件11。可选择性地，形成底胶19于该半导体元件11与该下层封装基板10之间。

然而，前述悉知封装堆叠结构1中，该上层封装基板12为有机封装基板，其可为具有核心层120或无核心(coreless)型式，然其厚度d极厚，约为150至800微米(um)，故该封装堆叠结构1的整体厚度D难以降低，因而无法符合现今终端电子产品轻薄短小的需求。

此外，即使采用厚度d最薄的上层封装基板12，然因该支撑焊球13的高度R需大于该半导体元件11的高度r，以避免该半导体元件11碰撞该上层封装基板12而损坏的问题，故该封装堆叠结构1的整体厚度D因受限于该支撑焊球13的高度R而难以缩减至小于240微米。

因此，如何克服悉知技术中的种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述悉知技术的缺失，本发明提供一种电子封装件及其制法，可降低该电子封装件的整体厚度。

本发明的电子封装件，包括：承载结构；电子元件，其设于该承载结构上，其中，该电子元件具有相对的第一侧与第二侧，并以该第一侧结合于该承载结构上；导电体，其形成于该电子元件中并连通该第一侧与第二侧且电性连接该承载结构；包覆层，其形成于该承载结构上以包覆该电子元件，且令该导电体外露出该包覆层；以及电子装置，其接置于该包覆层上且电性连接该导电体。

本发明复提供一种电子封装件的制法，包括：设置至少一电子元件于一承载结构上，其中，该电子元件具有相对的第一侧与第二侧，并以该第一侧结合于该承载结构上，且于该电子元件中形成有多个连通该第一侧与第二侧且电性连接该承载结构的导电体；形成包覆层于该承载结构上以包覆该电子元件，且令该导电体外露出该包覆层；以及接置电子装置于该包覆层上，且令该电子装置电性连接该导电体。

前述的电子封装件及其制法中，该电子元件于该第一侧或第二侧设有多个电极垫，以电性连接该承载结构。

前述的电子封装件及其制法中，该导电体凸伸出该电子元件的第二侧。

前述的电子封装件及其制法中，该电子装置与该包覆层之间形成有绝缘材。例如，该绝缘材为介电材、封装材或非导电性薄膜。