[发明专利]基于BJT的系统级封装抗静电转接板

说明书

本发明涉及一种基于BJT的系统级封装抗静电转接板100，其特征在于，包括：硅基衬底101、第一TSV孔102、第二TSV孔103、第一BJT104、第二BJT105、隔离沟槽106、金属互连线107、凸点108及钝化层109；所述第一TSV孔102、第一BJT104、第二TSV孔103及第二BJT105沿横向依次间隔地设置于所述硅基衬底101中；所述隔离沟槽106分别设置于所述第一BJT104与第二BJT105四周；所述金属互连线107设置于所述第一TSV孔102、第一BJT104、第二TSV孔103及第二BJT105表面以使所述第一TSV孔102、第一BJT104、第二TSV孔103及第二BJT105形成串行连接；所述凸点108设置于所述第一TSV孔102与所述第二BJT105下表面；所述钝化层109设置于所述硅基衬底101上下表面。本发明提供的基于BJT的系统级封装抗静电转接板，增强了层叠封装芯片的抗静电能力。

技术领域

本发明涉及半导体器件设计及制造领域，特别涉及一种基于BJT的系统级封装抗静电转接板。

背景技术

目前为止集成电路的特征尺寸已经低至7nm，在单个芯片上集成的晶体管数量已经到达百亿级别，伴随百亿级别的晶体管数量的要求，片上资源和互连线长度问题成为现今集成电路领域发展的瓶颈，3D集成电路被认为是未来集成电路的发展方向，它原有电路的基础上，在Z轴上层叠，以求在最小的面积上集成更N的功能，这种方法克服了原有集成度的限制，采用新兴技术硅片通孔(Through SiliconVias，简称TSV)，大幅度的提高了集成电路的性能，降低线上延迟，减小芯片功耗。

在半导体行业里面，随着集成电路集成度的提高以及器件特征尺寸的减小，集成电路中静电放电引起的潜在性损坏已经变得越来越明显。据有关报道，集成电路领域的故障中有近35％的故障是由静电释放(Electro-Static discharge，简称ESD)所引发的，因此芯片内部都设计有ESD保护结构来提高器件的可靠性。然而不同芯片的的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力，因此如何提高基于TSV工艺的3D集成电路的抗静电能力成为半导体行业亟待解决的问题。

发明内容

为解决现有技术存在的技术缺陷和不足，本发明提出一种适用于系统级封装的抗静电转接板；具体的，该转接板100包括：硅基衬底101、第一TSV孔102、第二TSV孔103、第一BJT104、第二BJT105、隔离沟槽106、金属互连线107、凸点108及钝化层109；

所述第一TSV孔102、第一BJT104、第二TSV孔103及第二BJT105沿横向依次间隔地设置于所述硅基衬底101中；

所述隔离沟槽106分别设置于所述第一BJT104与第二BJT105四周；

所述金属互连线107设置于所述第一TSV孔102、第一BJT104、第二TSV孔103及第二BJT105表面以使所述第一TSV孔102、第一BJT104、第二TSV孔103及第二BJT105形成串行连接；

所述凸点108设置于所述第一TSV孔102与所述第二BJT105下表面；

所述钝化层109设置于所述硅基衬底101上下表面。

在本发明的一个实施例中，所述硅基衬底101的掺杂浓度为1×10¹⁴～1×10¹⁷cm^-3。

在本发明的一个实施例中，所述第一TSV孔102与第二TSV孔103中填充铜材料