[发明专利]用于三维集成电路封装的硅通孔转接板

说明书

本发明涉及一种用于三维集成电路封装的硅通孔转接板，包括：Si基板(11)；MOS管(12)，设置于Si基板(11)内；隔离区(13)，设置于MOS管(12)四周且上下贯通Si基板(11)，用于对MOS管(12)进行隔离；TSV区(14)，设置于MOS管(12)和隔离区(13)形成区域的两侧且上下贯通Si基板(11)，TSV区(14)内的填充材料为铜；第一绝缘层(15)，设置于Si基板(11)的上表面；第二绝缘层(16)，设置于Si基板(11)的下表面；互连线(17)，设置于Si基板(11)上，用于连接TSV区(14)的第一端面和MOS管(12)；铜凸点(18)，设置于TSV区(14)的第二端面上。本发明提供的硅通孔转接板通过在硅通孔转接板上设置MOS管，增强了层叠封装芯片的抗静电能力。

技术领域

本发明属半导体集成电路技术领域，特别涉及一种用于三维集成电路封装的硅通孔转接板。

背景技术

如今的半导体工业界普遍认为，三维(Three-Dimension，3D)集成技术，是可以使芯片继续沿着摩尔定律的蓝图向前发展的重要技术之一，这一技术可以缩短互连长度，从而提高电路速度、降低功耗，并增加系统存储带宽。其中，基于硅通孔(Through-SiliconVia，简称TSV)技术的三维集成是重要组成部分，TSV技术可实现芯片与芯片间距离最短、间距最小的互连。

作为芯片成功及量产的重要指标，3D-IC(三维集成电路)堆叠后的整体静电放电(Electro-Static Discharge，简称ESD)性能是一个不容忽视的方面，超大规模的3D-IC芯片在ESD设计上面临着巨大的挑战，ESD会影响整个3D-IC芯片的电学性能，甚至无法正常工作。

转接板通常是指芯片与封装基板之间的互连和引脚再分布的功能层。转接板可以将密集的I/O引线进行再分布，实现多芯片的高密度互连，成为纳米级集成电路与毫米级宏观世界之间电信号连接最有效的手段之一。常规ESD设计重在解决单个芯片内静电放电问题。在利用转接板实现多功能芯片集成时，不同芯片的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力，因此如何提高基于TSV工艺的系统级封装的抗静电能力成为半导体行业亟待解决的问题。

发明内容

为了提高3D集成电路的系统级封装抗静电能力，本发明提供了一种用于三维集成电路封装的硅通孔转接板；本发明要解决的技术问题通过以下技术方案实现：

本发明的实施例提供了一种用于三维集成电路封装的硅通孔转接板，包括：

Si基板11；

MOS管12，设置于所述Si基板11内；

隔离区13，设置于所述MOS管12四周且上下贯通所述Si基板11，用于对所述MOS管12进行隔离；

TSV区14，设置于所述MOS管12和所述隔离区13形成区域的两侧且上下贯通所述Si基板11，所述TSV区14内的填充材料为铜；

第一绝缘层15，设置于所述Si基板11的上表面；

第二绝缘层16，设置于所述Si基板11的下表面；

互连线17，设置于所述Si基板11上，用于连接所述TSV区14的第一端面和所述MOS管12；

铜凸点18，设置于所述TSV区14的第二端面上。

在本发明的一个实施例中，所述MOS管12包括：P阱区、栅极区、源区、漏区和P阱接触区；其中，所述栅极区设置于所述P阱区上，所述源区和所述漏区设置于所述P阱区内且分别位于所述栅极区的第一侧和第二侧，所述P阱接触区设置于所述P阱区内且位于所述栅极区的第二侧。