[发明专利]集成电路封装件及其形成方法

说明书

本发明提供了集成电路封装件及其形成方法。方法包括在载体上方形成导电柱。将集成电路管芯附接至载体，集成电路管芯设置为邻近导电柱。在导电柱和集成电路管芯周围形成密封剂。去除载体以暴露导电柱的第一表面和密封剂的第二表面。在第一表面和第二表面上方形成聚合物材料。固化聚合物材料以形成环形结构。环形结构的内边缘在平面图中与第一表面重叠。环形结构的外边缘在平面图中与第二表面重叠。

技术领域

本发明的实施例涉及集成电路封装件及其形成方法。

背景技术

半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子装置。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在材料层中形成电子组件和元件来制造半导体器件。在单个半导体晶圆上通常制造数十或数百个集成电路。通过沿着划线锯切集成电路来分割单独的管芯。然后在多芯片模块或其他类型的封装中来分别封装单独的管芯。

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体工业已经经历了快速增长。对于大部分而言，集成密度的这种改进来自最小部件尺寸的反复减小(例如，朝着亚20nm节点缩小半导体工艺节点)，这允许将更多的组件集成到给定区域。随着对微型化、更高的速度和更大的带宽以及更低的功耗和延迟的需求，已经产生了对半导体管芯的更小和更具创造性的封装技术的需求。

随着半导体技术进一步发展，堆叠半导体器件(例如，三维集成电路(3DIC))已经作为有效替代出现以进一步减小半导体器件的物理尺寸。在堆叠半导体器件中，在不同的半导体晶圆上制造诸如逻辑、存储器、处理电路等的有源电路。两个或多个半导体晶圆可以安装或堆叠在彼此的顶部以进一步减小半导体器件的形状因数。叠层封装(POP)器件是3DIC的一种类型，其中，管芯被封装并且之后与一个或多个其他封装管芯封装在一起。封装件上芯片(COP)是3DIC的另一张类型，其中，管芯被封装并且之后与一个或多个其他封装管芯封装在一起。

发明内容

本发明的实施例提供了一种形成集成电路封装件的方法，包括：在载体上方形成导电柱；将集成电路管芯附接至所述载体，所述集成电路管芯设置为邻近所述导电柱；在所述导电柱和所述集成电路管芯周围形成密封剂；去除所述载体以暴露所述导电柱的第一表面和所述密封剂的第二表面；在所述第一表面和所述第二表面上方形成聚合物材料；以及固化所述聚合物材料以形成环形结构，其中，所述环形结构的内边缘在平面图中与所述第一表面重叠，并且其中，所述环形结构的外边缘在所述平面图中与所述第二表面重叠。

本发明的另一实施例提供了一种形成集成电路封装件的方法，包括：在载体上方形成导电柱；将集成电路管芯附接至所述载体，所述集成电路管芯设置为邻近所述导电柱；在所述载体上方和所述导电柱周围形成聚合物材料；固化所述聚合物材料以形成环形结构；以及在所述环形结构上方以及所述导电柱和所述集成电路管芯周围形成密封剂。

本发明的又一实施例提供了一种集成电路封装件结构，包括：集成电路管芯；密封剂，沿着所述集成电路管芯的侧壁延伸，所述密封剂具有第一表面和与所述第一表面相对的第二表面；导电柱，延伸穿过所述第一表面和所述第二表面之间的所述密封剂；以及环形结构，设置在所述密封剂的所述第一表面处，所述环形结构在平面图中围绕所述导电柱。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1至图8是根据一些实施例的在集成电路管芯的制造期间的各个处理步骤的截面图。

图9至图15、图16A、图16B、图17、图18A、图18B、图19A、图19B、图20A和图20B是根据一些实施例的在集成电路封装件的制造期间的各个处理步骤的截面图。