[发明专利]半导体器件

说明书

本发明涉及半导体器件，其包括：n+型碳化硅衬底、n‑型层、第一沟槽、p型区域、p+型区域、n+型区域、栅电极、源电极和漏电极。所述半导体器件可以包括多个单位单元，其中，所述多个单位单元中的一个可以包括源电极和p+型区域彼此接触的接触部分、在平面图中设置在接触部分的上部和下部的外部部分以及将接触部分连接至外部部分的连接部分；在平面图中在接触部分中水平相邻的第一沟槽之间的宽度等于在平面图中在外部部分中水平相邻的第一沟槽之间的宽度，且在平面图中在连接部分中水平相邻的第一沟槽之间的宽度小于在平面图中在接触部分中水平相邻的第一沟槽之间的宽度。

相关申请的交叉引用

本申请要求2017年10月25日在韩国知识产权局所提交的韩国专利申请第10-2017-0139144号的优先权的利益，其全部内容通过引用结合于此，如同在此完全阐述。

技术领域

本申请大体涉及半导体器件，并且更具体地，涉及包括碳化硅(SiC)的半导体器件。

背景技术

功率半导体器件需要低的导通电阻或低的饱和电压，以减小导通状态下的功率损耗，同时允许大电流流动。此外，功率半导体器件必须能够承受施加于处于断开状态或在开关断开的时刻的功率半导体器件的相对端的PN结反向高电压(即，“高击穿电压”)。功率半导体器件的示例是金属氧化物半导体场效应晶体管(MOSFET)，其最常用作数字电路和模拟电路中的场效应晶体管(FET)。

当制造功率半导体器件时，根据电力系统所需的额定电压来确定原材料的外延层或漂移区域的浓度和厚度。根据泊松方程，由于功率半导体器件需要高击穿电压，所以需要具有低浓度和相对高的厚度的外延层或漂移区域。然而，这通常导致电阻的增加，并降低正向电流密度。

因此，已经进行了提高正向电流密度而不影响功率半导体器件的外延层或漂移区域的浓度和厚度的研究。

公开于该发明背景技术部分的上述信息仅仅旨在加深对发明背景的理解，因此其可能包含并不构成现有技术的信息。

发明内容

本申请致力于提供一种可以增加正向电流密度的碳化硅半导体器件。

根据本发明的实施方案，半导体器件包括：n+型碳化硅衬底、n-型层、多个第一沟槽、p型区域、p+型区域、n+型区域、栅电极、源电极和漏电极。所述半导体器件可以包括多个单位单元，其中，所述多个单位单元中的一个单位单元可以包括：接触部分，在所述接触部分，源电极和p+型区域彼此接触；外部部分，其在平面图中设置在接触部分的上部和下部；以及连接部分，其将接触部分连接至外部部分，在平面图中在接触部分中水平相邻的第一沟槽之间的宽度等于在平面图中在外部部分中水平相邻的第一沟槽之间的宽度，并且在平面图中在连接部分中水平相邻的第一沟槽之间的宽度小于在平面图中在接触部分中水平相邻的第一沟槽之间的宽度。

在平面图中，所述多个第一沟槽可以具有格子形状。

半导体器件可以进一步包括与所述多个第一沟槽隔开的多个第二沟槽。

沟槽在平面图中可以具有矩阵形状。

多个单位单元的每个单位单元可以包括所述多个第二沟槽中的一个第二沟槽，并且该一个第二沟槽可以设置在每个单位单元的中心部分处。

该一个第二沟槽可以设置在接触部分处，并且p+型区域可以设置在该一个第二沟槽的下表面下方。

n-型层可以设置在n+型碳化硅衬底的第一表面上，p型区域可以设置在n-型层上，而n+型区域可以设置在p型区域上。

所述多个第一沟槽中的一个第一沟槽可以穿过n+型区域和p型区域，并设置在n-型层上，并且所述多个第二沟槽中的一个第二沟槽可以穿过n+型区域，并设置在p型区域中。

半导体器件可以包括设置在所述一个第一沟槽中的栅绝缘层，其中栅电极可以设置在栅绝缘层上。