[发明专利]一种Spi模拟多路全双工串口的系统

说明书

技术领域

本发明属于高速接口Spi对多路低速接口串口的模拟扩展领域，尤其是涉及一种Spi模拟多路全双工串口的系统。

背景技术

串口是一种常用的异步通信接口，有时上位机需要与外部通信的设备很多，而IO数量又很有限，无法同时接入多路串口，这时就需要用其它方式解决多路串口的通信问题。

发明内容

有鉴于此，本发明旨在提出一种Spi模拟多路全双工串口的系统，利用平台的精准时序控制保证数据通信极低的误码率，同时满足了上位机对多路全双工串口的要求。

为达到上述目的，本发明的技术方案是这样实现的：

一种Spi模拟多路全双工串口的系统，包括FPGA/CPLD平台，所述FPGA/CPLD平台集成SPI接口、波特率时钟模块、FIFO缓存模块以及RX/TX状态机，上位机通过Spi协议定义的接口连接FPGA/CPLD芯片，所述FIFO缓存模块连接RX/TX状态机，所述FIFO缓存模块包括发FIFO模块和收FIFO模块；

发送串口数据时，上位机将需要发送的数据经过Spi接口发送到发FIFO进行缓存，然后输出给TX状态机，再以串口协议的方式发送出去，完成上位机模拟串口数据发送的过程；

接收串口数据时，RX状态机模块接收外部设备通过串口发送来的数据，输出到接收FIFO缓存模块，然后经过Spi接口模块将数据从接收FIFO模块送至上位机，完成上位机对外部串口数据的接收过程；

波特率时钟模块用于为FIFO模块与RX/TX状态机提供工作时钟。

进一步的，所述波特率时钟模块设计方法如下：

(1)输入本地高速时钟clk；

(2)建立多个低位宽计数器cnt1、cnt2、cnt3；

(3)计算并输出波特率时钟clk_out；

计算如下

先建立一个4bit宽的计数器cnt，然后根据计数器cnt的状态决定输出时钟clk_out的输出电平高低变化，完成了对clk_out时钟的设计。

进一步的，所述FIFO缓存模块设计方法如下：

(1)利用FPGA芯片的ip核创建1024深16bit宽大小的接收FIFO，用于缓存RX模块接收外部传来的串口数据；

(2)利用FPGA芯片的ip核创建1024深16bit宽大小的发送FITO，用于缓存上位机通过Spi模块传过来的需要发送的串口数据；

(3)利用FIFO ip核自带的empty、full状态信号作为与上位机通信的中断信号，当收FIFO的empty＝0时，上位机通过Spi读取收FIFO中的数据，直至读空FIFO，当发送FIFO的full＝0时，上位机才向发FIFO发送串口数据。。

进一步的，所述TX/RX模块采用的时钟为波特率时钟的16倍，每个bit采用16个clk进行接收和发送。

相对于现有技术，本发明所述的一种Spi模拟多路全双工串口的系统具有以下优势：

(1)本发明基于时序控制的FPGA/CPLD平台，利用分时复用的方式，实现了高速Spi对慢速串口的接口模拟，能够灵活的满足上位机对外部全双工串口数量的要求；

(2)采用基于时序逻辑的FPGA/CPLD平台，对于通信时钟系统控制准确，灵活的对外部信号进行解析，提高了对信号较差时的适应能力，误码率极低；

(3)FPGA/CPLD平台自带PLL时钟锁相环资源，可以利用外部时钟进行时钟的倍频与分频管理，很大程度上满足了多波特率的串口设计要求；

(4)在FPGA/CPLD平台内利用高速的本地时钟，与内部FIFO资源，能够同时应对多路慢速接口的数据缓存、读写，保证了模拟出的接口拥有极低的模拟延迟。

附图说明

构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例所述的一种Spi模拟多路全双工串口的系统示意图；

图2为本发明实施例所述的状态机工作示意图。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。