[发明专利]一种Spi模拟多路全双工串口的系统

权利要求书

1.一种Spi模拟多路全双工串口的系统，其特征在于：包括FPGA/CPLD平台，所述FPGA/CPLD平台集成SPI接口、波特率时钟模块、FIFO缓存模块以及RX/TX状态机，上位机通过Spi协议定义的接口连接FPGA/CPLD芯片，所述FIFO缓存模块连接RX/TX状态机，所述FIFO缓存模块包括发FIFO模块和收FIFO模块；

发送串口数据时，上位机将需要发送的数据经过Spi接口发送到发FIFO进行缓存，然后输出给TX状态机，再以串口协议的方式发送出去，完成上位机模拟串口数据发送的过程；

接收串口数据时，RX状态机模块接收外部设备通过串口发送来的数据，输出到接收FIFO缓存模块，然后经过Spi接口模块将数据从接收FIFO模块送至上位机，完成上位机对外部串口数据的接收过程；

波特率时钟模块用于为FIFO模块与RX/TX状态机提供工作时钟。

2.根据权利要求1所述的一种Spi模拟多路全双工串口的系统，其特征在于：所述波特率时钟模块设计方法如下：

(1)输入本地高速时钟clk；

(2)建立多个低位宽计数器cnt1、cnt2、cnt3；

(3)计算并输出波特率时钟clk_out；

计算如下

先建立一个4bit宽的计数器cnt，然后根据计数器cnt的状态决定输出时钟clk_out的输出电平高低变化，完成了对clk_out时钟的设计。

3.根据权利要求1所述的一种Spi模拟多路全双工串口的系统，其特征在于：所述FIFO缓存模块设计方法如下：

(1)利用FPGA芯片的ip核创建1024深16bit宽大小的接收FIFO，用于缓存RX模块接收外部传来的串口数据；

(2)利用FPGA芯片的ip核创建1024深16bit宽大小的发送FITO，用于缓存上位机通过Spi模块传过来的需要发送的串口数据；

(3)利用FIFO ip核自带的empty、full状态信号作为与上位机通信的中断信号，当收FIFO的empty＝0时，上位机通过Spi读取收FIFO中的数据，直至读空FIFO，当发送FIFO的full＝0时，上位机才向发FIFO发送串口数据。。

4.根据权利要求1所述的一种Spi模拟多路全双工串口的系统，其特征在于：所述TX/RX模块采用的时钟为波特率时钟的16倍，每个bit采用16个clk进行接收和发送。