[发明专利]周围包裹的外延结构和方法

说明书

一种方法包括形成从衬底延伸的两个鳍，每个鳍具有沟道区和两个源极/漏极(S/D)区；形成在相应的沟道区处接合每个鳍的栅极堆叠件；在栅极堆叠件的顶面和侧壁表面上方且在鳍的S/D区的顶面和侧壁表面上方沉积一个或多个介电层；以及对一个或多个介电层实施蚀刻工艺。该蚀刻工艺同时在栅极堆叠件的顶面上方产生聚合物层，导致鳍的S/D区的顶面和侧壁表面暴露，并且栅极堆叠件的大部分侧壁表面仍被一个或多个介电层覆盖。该方法还包括在鳍的S/D区的顶面和侧壁表面上方生长一个或多个外延层。本发明实施例涉及周围包裹的外延结构和方法。

技术领域

本发明实施例涉及周围包裹的外延结构和方法。

背景技术

半导体集成电路(IC)产业经历了指数增长。IC材料和设计的技术进步产生了一代又一代IC，其中，每一代IC都具有比前一代IC更小且更复杂的电路。在IC发展过程中，功能密度(即，单位芯片面积上互连器件的数量)通常在增加，同时几何尺寸(即，可使用制造工艺创建的最小组件(或线))减小。该按比例缩小工艺通常因提高生产效率和降低相关成本而提供益处。这种按比例缩小还增加了处理和制造IC的复杂程度，并且为了实现这些进步，需要在IC处理和制造中有类似的发展。

例如，在FINFET制造工艺中，典型的是在它们的源极/漏极(S/D)区中凹进鳍并且在凹进的鳍上方外延生长一些半导体材料作为S/D部件。这种方法有时会引入以下问题。首先，鳍的凹进可能由于其他因素中的蚀刻负载效应而导致凹槽轮廓的变化。凹槽轮廓中的变化有时会导致外延S/D部件中的变化。第二，鳍的凹进有时可能导致内置在鳍的沟道区中的应变弛豫。因此，期望FINFET S/D工程上的改进。

发明内容

根据本发明的一些实施例，提供了一种形成半导体器件的方法，所述方法包括：形成从衬底延伸的两个鳍，其中，每个鳍具有两个源极/漏极(S/D)区和沟道区；形成在相应的沟道区处接合每个鳍的栅极堆叠件；在所述栅极堆叠件的顶面和侧壁表面上方并且在所述鳍的源极/漏极区的顶面和侧壁表面上方沉积一个或多个介电层；对所述一个或多个介电层实施蚀刻工艺，其中，所述蚀刻工艺同时在所述栅极堆叠件的顶面上方产生聚合物层，导致所述鳍的源极/漏极区的顶面和侧壁表面暴露，并且所述栅极堆叠件的大部分侧壁表面仍被所述一个或多个介电层覆盖；以及在所述鳍的源极/漏极区的顶面和侧壁表面上方生长一个或多个外延层。

根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，所述方法包括：提供器件结构，所述器件结构具有衬底、位于所述衬底上方的隔离结构以及从所述衬底延伸并穿过所述隔离结构的两个鳍，其中，每个所述鳍具有沟道区和两个源极/漏极(S/D)区；在所述隔离结构上方且在所述鳍上方形成栅极堆叠件，所述栅极堆叠件在相应的所述沟道区处接合每个所述鳍；在所述栅极堆叠件的顶面和侧壁表面上方且在所述鳍的源极/漏极区的顶面和侧壁表面上方沉积一个或多个介电层；对所述一个或多个介电层实施蚀刻工艺，其中，在所述蚀刻工艺期间，产生聚合物材料并且所述聚合物材料沉积在所述栅极堆叠件的顶面上方，所述聚合物材料保护位于所述栅极堆叠件的侧壁表面上的所述一个或多个介电层免受所述蚀刻工艺，其中，通过所述蚀刻工艺去除位于所述鳍的源极/漏极区的顶面和侧壁表面上的所述一个或多个介电层；以及在所述鳍的源极/漏极区的顶面和侧壁表面上方生长一个或多个外延层。

根据本发明的又一些实施例，还提供了一种半导体器件，包括：衬底；隔离结构，位于所述衬底上方；两个鳍，从所述衬底延伸并穿过所述隔离结构，其中，每个所述鳍包括沟道区和两个源极/漏极(S/D)区；栅极堆叠件，在相应的沟道区处接合每个所述鳍；第一外延层，位于所述鳍的源极/漏极区的顶面和侧壁表面上方，其中，两个所述鳍上的所述第一外延层横向合并；以及第二外延层，位于所述第一外延层的顶面和侧壁表面上方。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。