[发明专利]半导体器件及其制造方法

说明书

本发明提供半导体器件及其制造方法，其课题在于提高半导体器件的耐压。半导体器件具有由碳化硅构成的第一导电型的半导体衬底(SUB)、在半导体衬底的器件区域(DR)中的第二导电型的体区域(BR)、形成于体区域(BR)内的第一导电型的源极区域(SR)、和隔着栅极绝缘膜(GI1、GI2)形成于体区域BR上的栅电极(GE)。在半导体衬底的终端区域(TR)，具有第二导电型的降低表面电场层(RS1、RS2)、和形成于降低表面电场层(RS1、RS2)内的边缘终端区域(ET)。与降低表面电场层(RS1、RS2)和降低表面电场层(RS1、RS2)接近的半导体衬底(SUB)的表面由抗氧化性绝缘膜(ZM1R)覆盖。

技术领域

本发明涉及半导体器件，特别是涉及适用于包含碳化硅衬底的半导体器件及其制造方法且有效的技术。

背景技术

半导体功率元件除了要求高耐压之外，还要求低导通电阻、低开关损失，但当前主流的硅(Si)功率元件已接近理论上的性能极限。碳化硅(SiC)与Si相比，其绝缘破坏电场强度几乎大了1位数，因此，通过将保持耐压的漂移层减薄至约1/10，将杂质浓度提高约100倍，在理论上能够将元件电阻降低3位数以上。另外，由于带隙相对于Si约大了3倍，所以还能够进行高温动作，期待SiC半导体元件的超过Si半导体元件的性能。

着眼于SiC的上述优点，作为高耐压的功率MOSFET(Metal Oxide SemiconductorField Effect Transistor：金属-氧化物半导体场效应晶体管)，正在进行DMOS(Double-Diffused MOSFET：双扩散MOSFET)的研究开发。

DMOS的制造方法的一例记载于专利文献1(日本特开2016－9852号公报)。在此，记载有位于半导体芯片的中央部的元件区域1A、和以包围元件区域1A的方式配置于半导体芯片的周边部的终端区域1B。

现有技术文献

专利文献

专利文献1：日本特开2016－9852号公报

发明内容

本申请发明者对具有器件区域(元件区域)及终端区域(终端区域)的半导体器件进行了探讨。终端区域连续地包围器件区域的周围(整个周围)，为了确保半导体器件的耐压而设置。该半导体器件使用以下的制法来制造。

首先，准备由碳化硅(SiC)构成的半导体衬底(例如n型半导体区域)。接着，在器件区域，依次形成体区域(例如p型半导体区域)、源极区域(例如n型半导体区域)及体接触区域(例如p型半导体区域)，在终端区域，形成边缘终端区域(例如p型半导体区域)、降低表面电场层(例如p型半导体区域)。接着，通过在包含氧的高温环境下氧化半导体衬底的表面，形成由氧化硅膜构成的栅极绝缘膜，之后，在栅极绝缘膜上形成栅电极。

根据本申请发明者的探讨，发现因所述栅极绝缘膜的形成工序而使得半导体器件的耐压降低。即，由氧化硅膜构成的栅极绝缘膜还形成于终端区域，但当由碳化硅(SiC)构成的半导体衬底的表面被氧化时，形成氧化硅(SiO₂)、和二氧化硅(CO₂)或一氧化碳(CO)。大部分的二氧化碳(CO₂)或一氧化碳(CO)挥发，但未挥发而残存的碳原子侵入碳化硅(SiC)的晶格间，成为晶格间碳(表述为“Ci”)。晶格间碳(Ci)在n型半导体区域带负电，在p型半导体区域带正电，发现半导体衬底(例如n型半导体区域)的施主浓度、或降低表面电场层(例如p型半导体区域)受体浓度增加。随之，发现了半导体衬底和降低表面电场层之间的接合耐压降低，终端区域的半导体器件的耐压降低。

上述专利文献1中，同时形成栅极绝缘膜和场绝缘膜，在形成栅极绝缘膜时，终端区域(终端区域)的多晶硅膜成为氧化硅膜。多晶硅膜因为其整体被氧化，所以在终端区域，半导体衬底的表面也会被氧化，有产生与上述相同的课题的可能性。

其它目的和新的特征将根据本说明书的记载及附图变得明了。