[发明专利]一种高速接口芯片的数据差错处理系统及方法

权利要求书

1.一种高速接口芯片的数据差错处理系统，其特征在于，包括：

数据编码模块，通过ECC编码算法和BCH译码纠错算法，对高速接口芯片待发送的数据进行编码；

数据处理模块，通过ECC编码算法，对高速接口芯片待发送的数据进行纠错，通过BCH译码纠错算法，对需要译码的数据进行BCH译码；

数据传输模块，用于将数据编码模块编码后的数据发送至数据纠错模块，并将经数据纠错模块处理后的数据传输至高速接口芯片内部进行处理。

2.根据权利要求1所述的一种高速接口芯片的数据差错处理系统，其特征在于，所述数据编码模块、数据处理模块均通过将ECC编码算法和BCH译码纠错算法相结合实现，即在ECC编码算法中嵌入BCH译码纠错算法，当数据编码模块对待发送数据编码时，首先进行ECC编码，然后再将经ECC编码后的数据进行BCH编码，最后再由数据传输模块将经BCH编码后的数据传输到数据处理模块进行纠错译码处理。

3.根据权利要求2所述的一种高速接口芯片的数据差错处理系统，其特征在于，所述数据编码模块对待发送数据进行编码的具体过程为：

首先进行ECC编码：将待发送数据分组，每256 B数据为一组；然后把256 B数据看成256x8的矩阵，矩阵的每个元素表示一个比特位；对矩阵进行编码，矩阵进行编码后分别生成6bit的列校验信息和16bit的行校验信息，即22bit的校验码；

然后进行BCH编码：将ECC编码后的数据进行分组，按每256 B数据为一组进行BCH编码；然后把256 B数据看成256x8的矩阵，矩阵的每个元素表示一个比特位；采用8位并行BCH编码算法，即每8bit作为一组同时计算，通过信息位计算得到校验和，由信息位和校验和共同组成一组BCH码。

4.根据权利要求2所述的一种高速接口芯片的数据差错处理系统，其特征在于，所述数据处理模块对数据纠错的过程为：首先将编码后的数据进行分组，按每256 B数据为一组，同ECC编码一样生成22bit的校验码；然后将获得的校验码和发送数据时存储的校验码进行按位异或操作；当异或操作得到的结果为0时，则数据不存在错误；当异或操作得到的结果中存在11bit的值为1，则存在一个比特错误，且进行纠正；当异或操作得到的结果只存在1bit错误时，则生成的校验码出错，数据不存在错误；当异或操作得到的结果为其他情况则出现多比特错误，不可纠正，需要进行BCH译码。

5.根据权利要求1-4任一所述的一种高速接口芯片的数据差错处理系统，其特征在于，所述数据传输模块包括高速接口芯片的发送端接口单元、接收端接口单元，相对应的，数据编码模块与发送端接口单元通信连接，数据处理模块与接收端接口单元通信连接；数据编码模块编码后的数据通过发送端接口单元发送，由接收端接口单元接收后交由数据处理模块处理。

6.一种高速接口芯片的数据差错处理方法，其特征在于，其实现过程为：

一、首先配置编码算法，将ECC编码算法和BCH译码纠错算法相结合，即ECC编码算法中嵌入BCH译码纠错算法；

二、然后通过编码算法对高速接口芯片中的数据编码、纠错，查看是否需要BCH译码；

三、最后由高速接口芯片内部对经步骤二处理后的数据继续进行处理。

7.根据权利要求6所述的一种高速接口芯片的数据差错处理方法，其特征在于，所述步骤二中对数据编码纠错的过程为：首先对待发送的数据顺序进行ECC编码和BCH编码，然后经高速接口芯片的发送端接口发送出去，高速接口芯片的接收端接口收到数据后进行ECC纠错。

8.根据权利要求7所述的一种高速接口芯片的数据差错处理方法，其特征在于，对待发送的数据进行ECC编码过程为：

首先将待发送数据分组，每256 B数据为一组；

然后把256 B数据看成256x8的矩阵，矩阵的每个元素表示一个比特位；

对矩阵进行编码，矩阵进行编码后分别生成6bit的列校验信息和16bit的行校验信息，即22bit的校验码。