[发明专利]PMOS器件及其制备方法及计算机

说明书

本发明涉及一种PMOS器件的制备方法，该制备方法包括：(a)选取Si衬底；(b)在所述Si衬底上制作晶化SiGe层；(c)在所述晶化SiGe层上制作N型应变Ge层；(d)在所述N型应变Ge层表面的第一指定区域制作栅极；(e)在所述应变Ge层的第二指定区域与第三指定区域分别制作源区与漏区；(f)在所述源区与所示漏区表面分别制作源区电极与漏区电极。本发明通过激光再晶化工艺，使外延层发生固相‑液相‑固相的两次相变，通过横向释放高Ge组分SiGe与Si之间的失配位错，可极大提升高Ge组分SiGe/Si外延层的晶体质量，为后续应变锗的生长提供了重要前提；利用上述应变锗制备的PMOS迁移率比传统PMOS高，器件工作速度快，性能提高。

技术领域

本发明属于集成电路技术领域，特别涉及一种PMOS器件及其制备方 法及计算机。

背景技术

传统的Si基器件，以其低功耗、低噪声、高集成度、可靠性好等优点 在集成电路(IC,Integrated Circuit)领域占据着重要的地位。微电子技术的发 展一直沿着在两个方向进行，一是不断缩小芯片的特征尺寸，在20世纪80 年代末90年代初，芯片特征尺寸缩小到1μm以下，90年代末达到0.18μm， 目前45nm集成电路已进入大规模的生产时期，在单个芯片上可集成约几十 亿个晶体管。这不仅提高了集成度，同时也使其速度、功耗、可靠性等大大地改善。

随着器件特征尺寸的不断缩小，电路的速度不断增快，静态漏电、功 耗密度也在增大、迁移率退化等物理极限使器件性能不断恶化，IC芯片逐 渐趋近其物理与工艺极限，传统Si基器件和集成电路逐渐显示出其缺陷和 不足，使得Si基集成电路技术难以再按照摩尔定律继续发展下去。Si基微 电子器件已经不能满足集成电路的的快速发展，这就需要有其他材料的理 论与技术的突破，于是采用新的沟道材料、新的工艺技术和新的集成方式势在必行。目前一个新的发展趋势就是将现有成熟的微电子和光电子技术 结合，充分发挥硅基微电子先进成熟的工艺技术、高密度集成、价格低廉 以及光子极高的传输速率、高抗干扰性和低功耗的优势，实现硅基光电集 成；另一个趋势就是使用高迁移率材料作为MOSFET器件的沟道以提升器 件速度。近年来，压应变Ge材料由于同时具备这两种优势而得到了重点研 究。

锗(Ge)材料的空穴迁移率为1900cm2/V·s约为Si材料的4倍，由于 Ge材料具有较高的空穴迁移率，因此将Ge作为沟道是提高PMOS性能的 重要方法。PMOS器件的性能是当前的CMOS电路性能提升的关键，原因 在于相同宽长比的条件下，PMOS的驱动电流往往比NMOS小很多。一般 是增大PMOS器件的宽长比来实现驱动电流的匹配，但这样会使电路的速 度和集成度都受到一定影响，降低电路的整体性能。为了解决这个问题， 最有效的办法就是提高PMOS器件中沟道材料的空穴迁移率。应变锗技术 可使载流子的迁移率增加，即保持器件的尺寸的前提下提升器件的性能。

材料是器件制作的重要前提，因此高质量的应变Ge材料是制备应变 Ge PMOS的关键。由于Ge材料机械强度差，并且Ge材料与Si材料的晶 格失配率较大，因此选取Si作为衬底，在此衬底上生长一层高Ge组分的 SiGe虚衬底，作为应变Ge材料生长的衬底。SiGe层和Si衬底之间的晶格 失配度随着Ge组分的增加而增大，所以在Si衬底上直接外延生长高Ge组 分SiGe材料比较困难，因此制备高质量的高Ge组分SiGe材料是整个制备 过程中的关键。

但是，由于Si与高Ge组分SiGe之间晶格失配位错大，界面位错缺陷 在外延层逐渐增厚的过程中，会从高Ge组分SiGe/Si界面开始一直纵向延 伸至高Ge组分SiGe表面(高Ge组分SiGe/Si界面处位错密度最高)，进 而导致高Ge组分SiGe/Si外延层晶体质量降低，从而难以制备出性能优良 的PMOS器件。

因此，如何制备一种性能优良的PMOS器件就变得极其重要。

发明内容

为解决现有技术存在的技术缺陷和不足，本发明提供了一种PMOS器 件的制备方法。该方法包括：