[发明专利]半导体结构及其形成方法

说明书

本公开提供一种半导体结构的形成方法。上述方法包括形成第一导线于基板上、沉积第一介电层于上述第一导线上、沉积第二介电层于上述第一介电层上。上述第二介电层包括不同于上述第一介电层的介电材料。上述方法也包括于第一介电层以及第二介电层中图案化出导孔开口，其中使用第一蚀刻工艺参数图案化第一介电层以及使用上述第一蚀刻工艺参数图案化第二介电层。上述方法也包括于第二介电层中图案化出沟槽开口。上述方法也包括于上述导孔开口的底部上、沿着上述导孔开口的侧壁、于上述沟槽开口的底部上以及沿着上述沟槽开口的侧壁沉积扩散阻挡层以及使用导电材料填充上述导孔开口以及上述沟槽开口。

技术领域

本公开涉及一种半导体结构，且具体涉及一种包括导孔的半导体结构及其形成方法。

背景技术

在目前半导体装置微型化的过程中，希望以低介电常数介电材料作为导电内连线(interconnects)之间的金属间(inter-metal)和/或层间(inter-layer)介电质，以降低信号传递中由电容效应(capacitive effects)所引起的电阻电容延迟(resistive-capacitive(RC)delay)。因此，上述介电质的介电层常数越低，则相邻导线之间的寄生电容(parasitic capacitance)越低且集成电路(IC)的电阻电容延迟也越低。

然而，现今被考虑或用来作为低介电常数介电材料的材料并不理想。尤其，在基于其介电常数(dielectric constant，k-value)而选择一材料时(特别是基于其低介电常数)，其他特性(例如:材料的硬度或其强度)可能不适用于半导体工艺中。因此，亟需改善使用低介电常数介电材料的工艺。

发明内容

本公开实施例包括一种半导体结构的形成方法。上述方法包括形成第一导线于基板上、沉积第一介电层于上述第一导线上、沉积第二介电层于上述第一介电层上。上述第二介电层包括不同于上述第一介电层的介电材料。上述方法也包括于上述第一介电层以及上述第二介电层中图案化出导孔开口(via opening)。使用第一蚀刻工艺参数图案化上述第一介电层且使用上述第一蚀刻工艺参数图案化上述第二介电层。上述方法也包括于上述第二介电层中图案化出沟槽开口、于上述导孔开口的底部上、沿着上述导孔开口的侧壁、于上述沟槽开口的底部上以及沿着上述沟槽开口的侧壁沉积扩散阻挡层以及使用导电材料填充上述导孔开口以及上述沟槽开口。

本公开实施例也包括一种半导体结构的形成方法。上述方法包括形成第一导线于基板上、沉积蚀刻停止层于上述第一导线上、形成数个介电层于上述蚀刻停止层上、图案化出导孔开口延伸至此些介电层的每一者的至少一部分中并露出上述蚀刻停止层。使用第一蚀刻工艺参数形成通过此些介电层的每一者的上述导孔开口。上述方法也包括移除部分的蚀刻停止层以露出上述第一导线、于这些介电层上、沿着上述导孔开口的侧壁以及于上述第一导线上沉积扩散阻挡层、形成导电材料于上述扩散阻挡层上以及上述导孔开口中以及平坦化上述导电材料以使得上述导电材料、上述扩散阻挡层以及此些介电层中的最顶介电层的顶表面对齐。

本公开实施例也包括一种半导体结构。上述半导体结构包括位于包括主动装置的基板上的第一导线、位于上述第一导线上的蚀刻停止层、位于上述蚀刻停止层上的第一介电层、位于上述第一介电层上的第二介电层、延伸通过上述蚀刻停止层、上述第一介电层以及上述第二介电层的导孔。上述导孔具有侧壁。上述第一介电层中的上述侧壁的部分与平行于上述基板的主要表面的平面形成第一角度，上述第二介电层中的上述侧壁的部分与平行于上述基板的主要表面的平面形成第二角度，且第一角度大于第二角度。上述结构也包括位于上述导孔上第二导线。上述第二导线经由上述导孔以及上述第一导线电性连接至上述基板的主动装置。

附图说明

以下将配合所附附图详述本公开实施例的各层面。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本公开实施例的特征。