[发明专利]P型沟槽栅MOSFET及其制造方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种P型沟槽栅MOSFET；本发明还涉及一种P型沟槽栅MOSFET的制造方法。

背景技术

如图1所示，是现有P型沟槽栅MOSFET结构示意图；现有P型沟槽栅MOSFET包括：

P型重掺杂的半导体衬底101。

在所述半导体衬底101上形成有一层P型轻掺杂的外延层102。由图1所示可知，外延层102为双外延层结构，底部外延层1021为过渡层，顶部外延层1022为所需要的用于形成漂移区的掺杂结构的外延层。底部外延层1021的掺杂浓度要大于顶部外延层1022的掺杂浓度，用于阻挡后续N型阱区103的热过程中所述半导体衬底101的P型杂质扩散到所述顶部外延层1022中，也即避免所述顶部外延层1022的掺杂受到所述半导体衬底101的掺杂的影响。

N型阱区103形成于所述外延层102表面，所述N型阱区103通过单次离子注入的杂质经退火后形成，所述N型阱区103主要是通过退火来激活并推进到所需要的深度，故所述N型阱区103需要采用较高的退火温度，如所述N型阱区103一般采用如下工艺参数：

所述N型阱区103对应的离子注入的注入能量为120Kev，注入剂量为1.7e13cm^-2。

所述N型阱区103对应的所述退火工艺的参数为：退火温度为1150℃，退火时间为30分钟。

也即现有技术中，所述N型阱区103的热过程较大，使得所述外延层102中需要采用过渡层1021。

沟槽栅包括沟槽，形成于所述沟槽侧面和底部表面的栅氧化层105以及填充于所述沟槽中的多晶硅栅106。

所述沟槽穿过所述N型阱区103。

被所述多晶硅栅106侧面覆盖的所述N型阱区103表面用于形成沟道。

在所述N型阱区103的表面形成有P型重掺杂的源区104。

漏区由减薄后的所述半导体衬底101组成。

由所述N型阱区103底部的所述外延层102组成器件的漂移区。如图1所示可知，现有器件的漂移区的厚度为h101。

如图2A所示，是图1所示的现有器件的仿真图，图2A为器件的剖面图，在器件的不同区域用不同灰度表示对应区域的掺杂浓度，即图2A中显示的DopingConcentration[cm^-3]，cm^-3表示单位cm^-3；图2B是沿图2A中的Y轴的掺杂分布曲线，图2B中AA线左侧对应于源区104的掺杂，AA线和BB线之间对应于N型阱区103的掺杂，BB线的右侧对应于N型外延层102的掺杂。

发明内容

本发明所要解决的技术问题是提供一种P型沟槽栅MOSFET，能降低器件的导通电阻。为此，本发明还提供一种P型沟槽栅MOSFET的制造方法。

为解决上述技术问题，本发明提供的P型沟槽栅MOSFET包括：

P型重掺杂的半导体衬底。

在所述半导体衬底上形成有一层P型轻掺杂的外延层。

N型阱区形成于所述外延层表面，所述N型阱区通过多次离子注入的杂质经退火后叠加形成，通过增加各所述离子注入的注入能量调节所述N型阱区的深度，以减少退火工艺对所述N型阱区的深度的调节，从而降低所述退火工艺的温度，并进而减少所述半导体衬底的杂质向上扩散的量，使得在所述外延层和所述半导体衬底之间形成无过渡层的直接接触的结构，从而减少所述外延层的厚度，降低P型沟槽栅MOSFET的导通电阻。

进一步的改进是，沟槽栅包括沟槽，形成于所述沟槽侧面和底部表面的栅氧化层以及填充于所述沟槽中的多晶硅栅。

所述沟槽穿过所述N型阱区。

被所述多晶硅栅侧面覆盖的所述N型阱区表面用于形成沟道。

进一步的改进是，在所述N型阱区的表面形成有P型重掺杂的源区。

进一步的改进是，漏区由减薄后的所述半导体衬底组成。

进一步的改进是，由所述N型阱区底部的所述外延层组成器件的漂移区；所述外延层和所述半导体衬底之间的无过渡层的直接接触的结构使所述漂移区的厚度减少，从而降低所述P型沟槽栅MOSFET的导通电阻。

进一步的改进是，所述外延层的厚度的最小值缩小到4微米以下。

进一步的改进是，所述外延层的电阻率为电阻率为0.28欧姆·厘米～0.32欧姆·厘米。

进一步的改进是，所述N型阱区对应的离子注入为3次，分别具有如下工艺参数：

第一次离子注入的注入能量为180Kev，注入剂量为2e12cm^-2。