[发明专利]一种EDA验证阶段的仲裁电路测试方法

说明书

本发明公开了一种EDA验证阶段的仲裁电路测试方法，属于集成电路开发技术领域。其包括搭建集成EDA验证平台、提取仲裁逻辑编写相关组件、运行测试向量等步骤。本发明采用了一种从仲裁数据源到待测设计测试激励的反馈机制，实现了仲裁逻辑测试工作的快速收敛，极大地提高了验证工程师的工作效率，是对现有技术的一种重要改进。

技术领域

本发明涉及集成电路开发技术领域，特别是指一种EDA验证阶段的仲裁电路测试方法。

背景技术

随着芯片行业技术的发展，集成电路的规模、复杂度越来越高，也伴随了集成电路内部各种仲裁选择电路的复杂度越来越高。因此，仲裁电路功能的正确性，也是影响整个芯片成功与否的关键因素。仲裁电路往往位于电路内部，与接口距离较远，要想精准测试难度较大。

System Verilog简称SV，它建立在Verilog语言的基础上，是IEEE1364Verilog-2001标准的扩展增强，兼容Verilog2001，成为下一代硬件设计和验证的语言。SV是当前EDA（电子设计自动化）验证阶段的主流验证语言，为EDA验证工程师带来了极大的方便。

发明内容

有鉴于此，本发明提出一种EDA验证阶段的仲裁电路测试方法，其能够有效地加快EDA验证阶段的仲裁电路测试工作，大大缩短验证时间。

基于上述目的，本发明提供的技术方案是：

一种EDA验证阶段的仲裁电路测试方法，该方法用于对待测设计进行仲裁逻辑测试，包括以下步骤：

（1）基于SV语言搭建整个芯片的初始验证环境；

（2）提取待测设计内部的仲裁电路，编写电路监控组件和反馈机制组件，将电路监控组件和反馈机制组件加入初始验证环境中构成完整验证环境；

（3）运行测试向量开始仿真，同时并行地运行仲裁电路测试组件，达到测试目的。

可选的，所述完整验证环境包括待测设计、激励生成器、仲裁时序反馈器、仲裁时序采样器和仲裁结果检查器；其中：

激励生成器，用于为待测设计提供随机化、定向约束的激励生成，并且根据仲裁时序反馈器输入的信息调整激励参数，从而达到仲裁逻辑测试场景所需要的激励参数；

仲裁时序采样器，用于在测试向量运行过程中实时地监控仲裁逻辑的输入接口，对不同输入接口的数据源分别进行采样，并将采样结果发送给仲裁时序反馈器和仲裁结果检查器；

仲裁时序反馈器，用于把仲裁电路预期的测试场景和仲裁时序采样器传送过来的采样数据进行差异化数据分析，并根据分析结果调整激励生成器的测试场景，以达到消除差异化的目的，最后将调整后的测试场景参数发送给激励生成器；

仲裁结果检查器，对由仲裁时序采样器发送过来的仲裁电路输入接口的数据进行仲裁逻辑计算，将计算结果与仲裁电路输出接口的采样数据进行正确性比对，并输出比对结果。

从上面的叙述可以看出，本发明技术方案的有益效果在于：

本发明中的仲裁逻辑测试过程采用的是自动监控仲裁数据源、自动分析仲裁逻辑数据、自动转化成待测设计的测试激励、自动化反馈给测试激励的机制，实现了仲裁逻辑测试工作的快速收敛，极大地提高了验证工作的效率。

本发明的发明人通过分析认为，仲裁电路往往处于待测设计的内部，其与端口的逻辑路径较长，一次性精准测试的难度较大。针对于此，本发明创造性地提出了一种从仲裁数据源到待测设计测试激励的反馈机制，该机制对仲裁电路入口数据与期望数据进行对比分析，进而调整测试激励参数，然后再反馈给激励生成组件。这种方式能够在一次仿真过程中达到测试目的，从而显著提高了测试工作的收敛效率，是对现有技术的一个重要改进。

附图说明