[发明专利]一种EDA验证阶段的仲裁电路测试方法

权利要求书

1.一种EDA验证阶段的仲裁电路测试方法，其特征在于，用于对待测设计进行仲裁逻辑测试，包括以下步骤：

(1)基于SV语言搭建整个芯片的初始验证环境；

(2)提取待测设计内部的仲裁电路，编写电路监控组件和反馈机制组件，将电路监控组件和反馈机制组件加入初始验证环境中构成完整验证环境；

(3)运行测试向量开始仿真，同时并行地运行仲裁电路测试组件，达到测试目的；

所述完整验证环境包括待测设计、激励生成器、仲裁时序反馈器、仲裁时序采样器和仲裁结果检查器；其中：

激励生成器，用于为待测设计提供随机化、定向约束的激励生成，并且根据仲裁时序反馈器输入的信息调整激励参数，从而达到仲裁逻辑测试场景所需要的激励参数；

仲裁时序采样器，用于在测试向量运行过程中实时地监控仲裁逻辑的输入接口，对不同输入接口的数据源分别进行采样，并将采样结果发送给仲裁时序反馈器和仲裁结果检查器；

仲裁时序反馈器，用于把仲裁电路预期的测试场景和仲裁时序采样器传送过来的采样数据进行差异化数据分析，并根据分析结果调整激励生成器的测试场景，以达到消除差异化的目的，最后将调整后的测试场景参数发送给激励生成器；

仲裁结果检查器，对由仲裁时序采样器发送过来的仲裁电路输入接口的数据进行仲裁逻辑计算，将计算结果与仲裁电路输出接口的采样数据进行正确性比对，并输出比对结果。