[发明专利]半导体器件及其制造方法

说明书

本发明的实施例提供了一种半导体器件及其制造方法。一种半导体器件包括非易失性存储器。非易失性存储器包括设置在衬底上的第一介电层、设置在介电层上的浮置栅极、控制栅极、设置在浮置栅极和控制栅极之间并且具有氧化硅层、氮化硅层以及氧化硅和氮化硅的多层中的一种的第二介电层，以及擦除栅极和选择栅极。擦除栅极和选择栅极包括底部多晶硅层和上部金属层的堆叠件。

技术领域

本发明的实施例涉及半导体集成电路，更具体地涉及包括非易失性存储器单元和外围电路的半导体器件及其制造工艺。

背景技术

随着半导体产业已经进入纳米级技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，在降低接触电阻和抑制光刻操作次数的增大方面面临挑战。

发明内容

根据本发明的一个方面，提供了一种用于制造包括非易失性存储器的半导体器件的方法，所述方法包括：形成单元结构，所述单元结构包括：堆叠结构，包括设置在第一介电层上方的第一多晶硅层，设置在所述第一多晶硅层上方的第二介电层，和设置在所述第二介电层上方的第二多晶硅层；和第三多晶硅层，设置在所述堆叠结构的两侧处；至少部分地去除所述第三多晶硅层，从而形成擦除栅极空隔和选择栅极空隔；以及在所述擦除栅极空隔和所述选择栅极空隔中形成导电材料。

根据本发明的另一个方面，提供了一种制造半导体器件的方法，其中，所述半导体器件包括设置在存储器单元区中的非易失性存储器和设置在逻辑电路区中的场效应晶体管，所述方法包括：在所述存储器单元区中形成用于所述非易失性存储器的单元结构，所述单元结构包括：堆叠结构，包括设置在第一介电层上方的第一多晶硅层，设置在所述第一多晶硅层上方的第二介电层，和设置在所述第二介电层上方的第二多晶硅层；和第三多晶硅层，设置在所述堆叠结构的两侧处；在所述逻辑电路区中形成用于所述场效应晶体管的伪栅极结构，所述伪栅极结构包括：栅极介电层，设置在衬底上方；和伪逻辑栅极，由多晶硅制成并且设置在所述栅极介电层上方；至少部分地去除所述第三多晶硅层和所述伪逻辑栅极，从而在所述存储器单元区中形成擦除栅极空隔和选择栅极空隔以及在所述逻辑电路区中形成逻辑栅极空隔；以及在所述擦除栅极空隔、所述选择栅极空隔和所述逻辑栅极空隔中形成导电材料。

根据本发明的又一个方面，提供了一种包括非易失性存储器的半导体器件，所述非易失性存储器包括：第一介电层，设置在衬底上；浮置栅极，设置在所述介电层上；控制栅极；第二介电层，设置在所述浮置栅极和所述控制栅极之间，并且所述第二介电层具有氧化硅层、氮化硅层以及氧化硅和氮化硅的多层中的一种；以及擦除栅极和选择栅极，其中：所述擦除栅极和所述选择栅极包括底部多晶硅层和上部金属层的堆叠件。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制且仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1A至图1D示出根据本发明的一个实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。

图2A至图2D示出根据本发明的一个实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。

图3A至图3C示出根据本发明的一个实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。图3D示出与图3C的区域A1对应的堆叠结构的放大的截面图。

图4A至图4C示出根据本发明的一个实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。

图5A至图5C示出根据本发明的一个实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。

图6A至图6C示出根据本发明的一个实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。