[发明专利]半导体器件及其制造方法有效
申请号: | 201711213904.2 | 申请日: | 2017-11-28 |
公开(公告)号: | CN108172580B | 公开(公告)日: | 2021-11-30 |
发明(设计)人: | 吴伟成;邓立峯 | 申请(专利权)人: | 台湾积体电路制造股份有限公司 |
主分类号: | H01L27/11521 | 分类号: | H01L27/11521;H01L27/11526;H01L21/28;H01L29/423 |
代理公司: | 北京德恒律治知识产权代理有限公司 11409 | 代理人: | 章社杲;李伟 |
地址: | 中国台*** | 国省代码: | 台湾;71 |
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摘要: | |||
搜索关键词: | 半导体器件 及其 制造 方法 | ||
1.一种用于制造包括非易失性存储器的半导体器件的方法,所述半导体器件包括设置在逻辑电路区中的场效应晶体管,其中所述非易失性存储器设置在存储器单元区中,所述方法包括:
在所述存储器单元区中形成用于所述非易失性存储器的单元结构,所述单元结构包括:
堆叠结构,包括设置在第一介电层上方的第一多晶硅层,设置在所述第一多晶硅层上方的第二介电层,和设置在所述第二介电层上方的第二多晶硅层;和
第三多晶硅层,设置在所述堆叠结构的两侧处;
暴露所述第二多晶硅层的上表面和所述第三多晶硅层的上表面;
在所述逻辑电路区中形成用于所述场效应晶体管的伪栅极结构,所述伪栅极结构包括:
栅极介电层,设置在衬底上方;和
伪逻辑栅极,设置在所述栅极介电层上方;
在所述存储器单元区中单元结构上方以及所述伪逻辑栅极上方形成第一层间介电层,然后通过化学机械抛光来平坦化所述第一层间介电层和所述存储器单元区中的单元结构的上部以及逻辑电路区中的伪逻辑栅极,
在所述单元结构上方形成掩模图案,所述掩模图案包括位于所述第三多晶硅层上方的开口并且与所述第二多晶硅层接触;
通过使用所述掩模图案作为蚀刻掩模至少部分地去除所述第三多晶硅层而不去除所述第二多晶硅层,从而形成擦除栅极空隔和选择栅极空隔,其中,所述第三多晶硅层的整个底部保留在所述擦除栅极空隔和所述选择栅极空隔中;以及
在所述擦除栅极空隔和所述选择栅极空隔中形成导电材料,
保留的所述第三多晶硅层的相对侧壁与其上方的所述导电材料的相对侧壁垂直对准,
在形成所述存储器单元区和逻辑电路区之前,蚀刻所述存储器单元区中的衬底以在存储器单元区和逻辑电路区之间的过渡区制造台阶,所述台阶的高度对应于如果不形成台阶而形成所述第一层间介电层时的高度差,
其中,所述台阶周围没有器件,并且在形成所述台阶之后在所述台阶处形成浅沟槽隔离件,所述浅沟槽隔离件的最高顶面高于所述台阶的顶面。
2.根据权利要求1所述的方法,其中,形成所述单元结构包括:
在衬底上方形成所述第一介电层;
在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜;
在所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜;
在所述第二介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜;
图案化所述第二多晶硅膜,从而形成所述第二多晶硅层;
在形成所述第二多晶硅层之后,图案化所述第二介电膜和所述第一多晶硅膜,从而形成所述堆叠结构;
在所述堆叠结构的两侧处形成用于所述第三多晶硅层的第三多晶硅膜;以及
对所述堆叠结构和所述第三多晶硅膜实施平坦化操作,从而形成所述第三多晶硅层,使得暴露所述第二多晶硅层的所述上表面和所述第三多晶硅层的上表面。
3.根据权利要求2所述的方法,还包括:在图案化所述第二多晶硅膜之后并且在图案化所述第二介电膜和所述第一多晶硅膜之前,在所述第二多晶硅层的两侧处形成第一侧壁间隔件。
4.根据权利要求3所述的方法,还包括:在图案化所述第二介电膜和所述第一多晶硅膜之后,形成第二侧壁间隔件。
5.根据权利要求4所述的方法,其中,所述第一侧壁间隔件包括ONO膜,所述ONO膜具有夹置在两个氧化硅层中间的氮化硅层。
6.根据权利要求1所述的方法,其中,所述第一介电层用作所述单元结构的隧道氧化物层,并且由氧化硅制成。
7.根据权利要求1所述的方法,其中,在所述擦除栅极空隔和所述选择栅极空隔中的剩余的所述第三多晶硅层上形成所述导电材料。
8.根据权利要求7所述的方法,其中,所述导电材料包括功函调整层和主体金属层。
9.根据权利要求7所述的方法,其中,剩余的所述第三多晶硅层的厚度在10nm至100nm的范围内。
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H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
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