[发明专利]三维半导体器件

说明书

一种三维半导体器件包括：包含单元阵列区和外围电路区的半导体衬底；电极结构，其包括垂直堆叠在单元阵列区上的电极；在外围电路区上的MOS电容器；覆盖电极结构和MOS电容器的层间电介质层；在层间电介质层上的第一电源线和第二电源线，其在第一方向上彼此间隔开并在第二方向上延伸；连接到第一电源线和MOS电容器的第一端子的第一下插塞；以及连接到第二电源线和MOS电容器的第二端子的第二下插塞。第二电源线在第一下插塞中的在第一方向和第二方向中的一个方向上与第二下插塞中的一些相邻的一个第一下插塞上。

技术领域

本公开涉及三维半导体器件，更具体地，涉及包括电力电容器结构的三维半导体器件。

背景技术

由于半导体器件的小尺寸、多功能和/或低制造成本，其被认为是电子工业中的重要因素。半导体器件可以包括存储逻辑数据的存储器件、处理逻辑数据的运算的逻辑器件、以及具有存储器和逻辑元件的混合器件。

具有高集成度的半导体器件在电子工业中经常使用。对具有高操作速度和/或优良可靠性的半导体器件存在越来越多的需求。然而，由于半导体器件的高集成度的趋势，半导体器件的图案正变得更加精细。减小的线宽度已使得实现具有高操作速度和/或优良可靠性的半导体器件更具挑战。

发明内容

发明构思的一些示例实施方式涉及能够在有限区域内确保电力电容的三维半导体器件。

根据发明构思的一些示例实施方式，一种三维半导体器件可以包括：包含单元阵列区和外围电路区的半导体衬底；电极结构，其在半导体衬底上并包括垂直堆叠在单元阵列区上的电极；在外围电路区上的MOS电容器；覆盖电极结构和MOS电容器的层间电介质层；在层间电介质层上的第一电源线和第二电源线，第一电源线和第二电源线布置为使得第一电源线和第二电源线在第一方向上彼此间隔开并在交叉第一方向的第二方向上延伸；多个第一下插塞，其穿透层间电介质层并将第一电源线连接到MOS电容器的第一端子；以及多个第二下插塞，其穿透层间电介质层并将第二电源线连接到MOS电容器的第二端子。第二电源线可以在所述多个第一下插塞中的在第一方向和第二方向中的一个方向上与所述多个第二下插塞中的一些相邻的一个第一下插塞上。

根据发明构思的一些示例实施方式，一种三维半导体器件可以包括：MOS电容器，其在半导体衬底上并包括第一端子和第二端子；覆盖MOS电容器的层间电介质层；穿透层间电介质层并联接到MOS电容器的第一端子的第一下插塞；穿透层间电介质层并联接到MOS电容器的第二端子的第二下插塞；在层间电介质层上的第一电源线和第二电源线。第一电源线和第二电源线可以在第一方向上彼此间隔开并且可以在交叉第一方向的第二方向上延伸。第一电源线可以电连接到第一下插塞。第二电源线可以电连接到第二下插塞。第二电源线可以在第一下插塞中的在第一方向和第二方向中的一个方向上可与第二下插塞相邻的一个第一下插塞上。

根据发明构思的一些示例实施方式，一种三维半导体器件可以包括：MOS电容器，其在半导体衬底上并包括第一端子和第二端子；覆盖MOS电容器的层间电介质层；第一垂直电容器，其包括穿透层间电介质层并在第一方向上彼此相邻的第一下插塞和第二下插塞；第二垂直电容器，其包括穿透层间电介质层并在第二方向上与第二下插塞相邻的第三下插塞；以及在层间电介质层上并在第二方向上平行延伸的第一电源线和第二电源线。第一电源线可以通过第二下插塞和第三下插塞连接到MOS电容器的第一端子。第二电源线可以通过第一下插塞连接到MOS电容器的第二端子。

根据发明构思的一些示例实施方式，一种三维半导体器件可以包括：包含单元阵列区和外围电路区的衬底；栅极结构，其在外围电路区的紧邻外围电路区中的杂质区的部分上；覆盖栅极结构的层间电介质层；在外围电路区之上在层间电介质层上的多个电源线；以及在外围电路区上的多个下插塞。栅极结构可以包括在栅极电介质层上的栅电极。所述多个电源线可以包括彼此间隔开的第一电源线和第二电源线。所述多个下插塞可以垂直地穿过层间电介质层延伸。所述多个下插塞可以包括在栅极结构上并电连接到第一电源线的至少一个第一下插塞。所述多个下插塞可以包括电连接到第二电源线并布置在第二电源线与衬底的外围电路区之间的至少一个第二下插塞。