[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，包括：提供衬底，所述衬底包括核心区和高压区，所述核心区和所述高压区上具有垫氧化层；去除所述垫氧化层；去除所述垫氧化层之后，形成至少位于所述高压区上的第一介质层；在所述第一介质层上形成硬掩膜层；以所述硬掩膜层为掩膜，在所述核心区和所述高压区内形成隔离结构。在所述隔离结构形成之前去除所述垫氧化层，能够有效减少后续所述隔离结构形成之后，湿法刻蚀工艺的使用次数，有利于降低桥接、短路问题出现的几率，降低后续所形成栅极结构内出现缺陷的几率，有利于所形成半导体结构性能的改善。

技术领域

本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。

背景技术

目前的半导体产业中，集成电路主要可以分为三大类型：模拟电路、数字电路和数/模混合电路。其中存储器件是数字电路中一个重要的类型。而存储器件中，近年以来，快闪存储器(Flash Memory，简称闪存器件)受到各方关注，发展尤为迅速。闪存器件的主要特点是在不加电的情况下，能够长期保持存储信息；而且具有集成度高、存储速度快、易于擦除重写等优势。因此闪存器件在个人计算机、自动化控制等多个领域得到了广泛的应用。

随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得快闪存储器内浮栅(Floating Gate，FG)的尺寸越来越小。

浮栅尺寸的缩小，使通过直接光刻和刻蚀工艺形成浮栅的难度越来越大，因此为了满足尺寸的缩小，并且保证浮栅与有源区实现有效的电连接，现有技术在浮栅的形成过程中引入了自对准多晶硅工艺(Self Align Poly，SAP)。在单元尺寸(cell size)减小的情况下，自对准多晶硅工艺能够实现浮栅和隔离结构(Shallow Trench Isolation，STI)之间的有效对准。

但是现有技术采用自对准多晶硅工艺形成的浮栅容易出现缺陷，从而造成了所形成半导体结构性能的退化。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，以减少缺陷、改善性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

提供衬底，所述衬底包括核心区和高压区，所述核心区和所述高压区上具有垫氧化层；去除所述垫氧化层；去除所述垫氧化层之后，形成至少位于所述高压区上的第一介质层；在所述第一介质层上形成硬掩膜层；以所述硬掩膜层为掩膜，在所述核心区和所述高压区内形成隔离结构。

相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底包括核心区和高压区；第一介质层，至少位于所述高压区上。

与现有技术相比，本发明的技术方案具有以下优点：

去除所述垫氧化层之后，在所述核心区和所述高压区内形成隔离结构；在所述隔离结构形成之前去除所述垫氧化层，能够有效减少后续所述隔离结构形成之后，湿法刻蚀工艺的使用次数，能够有效的改善相邻栅极结构之间间隙过小的问题，能够有效减少由于过刻蚀而出现悬垂现象的可能，有利于降低桥接、短路问题出现的几率，有利于降低后续所形成栅极结构内出现缺陷的几率，有利于所形成半导体结构性能的改善。

本发明可选方案中，所述硬掩膜层为叠层结构，包括多晶硅材质的第一掩膜和氮化硅材质且位于所述第一掩膜上的第二掩膜；因此去除所述硬掩膜层的步骤中，可以先通过氢氟酸去除所述第二掩膜，之后再通过四甲基氢氧化铵溶液去除所述第一掩膜；四甲基氢氧化铵溶液对多晶硅材料具有较高的刻蚀选择比，能够有效降低去除所述第一掩膜过程中，所述第一介质层、所述第二介质层、所述隔离结构或者所述衬底受到的影响，能够有效降低过刻蚀显现出现的几率，有利于改善所形成半导体结构的性能。