[发明专利]一种可变延时异步时序控制电路及控制方法

说明书

一种可变延时异步时序控制电路及控制方法，控制电路的V_INP差分信号输入端与V_INN差分信号输入端分别通过采样开关k₁与采样开关k₂连接V_XP采样保持电路与V_XN采样保持电路，V_XP采样保持电路连接正N位DAC二进制电容阵列的上极板，V_XN采样保持电路连接负N位DAC二进制电容阵列的上极板；V_XP采样保持电路与V_XN采样保持电路连接比较器；正N位DAC二进制电容阵列的下极板连接Cp阵列开关控制单元，负N位DAC二进制电容阵列的下极板连接Cn阵列开关控制单元；比较器的输出端连接SAR逻辑控制单元；本发明通过在比较相和电容切换相采用不同的延时电路，减少比较器完成比较后不必要的等待时间。

技术领域

本发明涉及集成电路领域，具体涉及一种可变延时异步时序控制电路及控制方法。

背景技术

模数转换电路主要应用在无线通讯、软件无线电和毫米波成像系统中。在多种模数转换电路结构中，逐次逼近型存在低功耗的优势，优化控制时序能够有效提高逐次逼近型模数转换电路的采样速率，且不会增加额外的功耗以及电路设计的复杂度。

逐次逼近型模数转换电路的控制时序主要有同步时序电路和异步时序电路两种，同步时序的周期由最长的比较器时间加最大的电容建立时间确定，这将限制ADC的采样速率。另外在当前高速SAR ADC的设计中，若采用同步时序将要求吉赫兹的外部时钟，同时要求外部时钟的时钟抖动足够小，这将大大增加外部时钟的设计难度。

异步时序电路能够有效解决同步时序电路存在的问题，异步时序在转换的过程中分为比较相和电容切换相，分别对应异步时序的高低电平，传统结构的异步时序中比较相和电容切换相的时间相同，如标准65nmCMOS工艺下，实际电路中比较器的比较时间为200ps左右，电容切换的时间为2ns左右，因此传统结构的异步时序中存在不必要的等待时间。由于高采样速率及高分辨率SAR ADC的内部时钟已达数百赫兹甚至吉赫兹，因此需要尽量简化内部电路的逻辑结构，减小逻辑门的个数，从而降低逻辑门延时对整体电路性能的影响。

发明内容

本发明的目的在于针对上述现有技术中的问题，提供一种可变延时异步时序控制电路及控制方法，大幅度减小转换过程中比较相的延时，能够有效提高模数转换器的采样速率，且电路实现简单，基本不引入额外的硬件电路开销，也不会增加电路的设计难度。

为了实现上述目的，本发明的可变延时异步时序控制电路在结构上包括V_INP差分信号输入端与V_INN差分信号输入端，V_INP差分信号输入端与V_INN差分信号输入端分别通过采样开关k₁与采样开关k₂连接V_XP采样保持电路与V_XN采样保持电路，V_XP采样保持电路连接正N位DAC二进制电容阵列的上极板，V_XN采样保持电路连接负N位DAC二进制电容阵列的上极板；V_XP采样保持电路与V_XN采样保持电路连接两级动态比较器；正N位DAC二进制电容阵列的下极板连接Cp阵列开关控制单元，负N位DAC二进制电容阵列的下极板连接Cn阵列开关控制单元；两级动态比较器的输出端连接SAR逻辑控制单元，两级动态比较器的正输出端COUTP与负输出端COUTN经过SAR逻辑控制单元中的与非门后产生信号Valid_s，再通过可变延时单元输出携带不同延时的Valid信号，可变延时单元分为比较相延时链和电容切换延时链，可变延时单元的输出接到移位寄存器阵列，生成电容切换控制时钟Clki以及比较器的比较时钟Clkc；Cp阵列开关控制单元与Cn阵列开关控制单元上均设有能够相互切换的高电平信号端、低电平信号端及共模电压信号端。