[发明专利]一种可变延时异步时序控制电路及控制方法

权利要求书

1.一种可变延时异步时序控制电路，其特征在于：包括V_INP差分信号输入端与V_INN差分信号输入端，V_INP差分信号输入端与V_INN差分信号输入端分别通过采样开关k₁与采样开关k₂连接V_XP采样保持电路与V_XN采样保持电路，V_XP采样保持电路连接正N位DAC二进制电容阵列的上极板，V_XN采样保持电路连接负N位DAC二进制电容阵列的上极板；V_XP采样保持电路与V_XN采样保持电路连接两级动态比较器；正N位DAC二进制电容阵列的下极板连接Cp阵列开关控制单元，负N位DAC二进制电容阵列的下极板连接Cn阵列开关控制单元；两级动态比较器的输出端连接SAR逻辑控制单元，两级动态比较器的正输出端COUTP与负输出端COUTN经过SAR逻辑控制单元中的与非门后产生信号Valid_s，再通过可变延时单元输出携带不同延时的Valid信号，可变延时单元分为比较相延时链和电容切换延时链，可变延时单元的输出接到移位寄存器阵列，生成电容切换控制时钟Clki以及比较器的比较时钟Clkc；Cp阵列开关控制单元与Cn阵列开关控制单元上均设有能够相互切换的高电平信号端、低电平信号端及共模电压信号端；所述的Cp阵列开关控制单元包括N个C_iP电容下极板电压切换单元，Cn阵列开关控制单元包括N个D触发器、延时链、或非门NOR_i2、非门NOT_i及C_iN电容下极板电压切换单元；

SAR逻辑控制单元输出电容切换控制时钟Clk_i、两级动态比较器的正输出端COUTP以及采样信号Clks与D触发器相连，D触发器输出Q端与C_iP电容下极板电压切换单元相连，C_iP电容下极板电压切换单元输出与正N位DAC二进制采样电容阵列中的电容C_iP下极板相连，D触发器非端输出端与C_iN电容下极板电压切换单元相连，C_iN电容下极板电压切换单元输出与负N位DAC二进制采样电容阵列中的电容C_iN下极板相连；

信号Clk_ib与延时链相连，延时链输出及采样信号Clks与或非门NOR_i2相连，或非门NOR_i2输出信号dClk_i与非门NOT_i相连，非门NOT_i输出为信号dClk_ib。

2.根据权利要求1所述的可变延时异步时序控制电路，其特征在于：所述的可变延时单元由多个反相器级连构成，传递高电平的快通路上管子采用较大的宽长比，实现比较相的短延时，传递低电平的慢通路上管子采用较小的宽长比，实现电容切换相的长延时。