[发明专利]包括富硅氮化硅隔离介质层的3D NAND导线孔的制备方法

说明书

提供了一种3D NAND导线孔的制备方法，该导线孔形成在串选择区，且该导线孔中填充了钨金属以实现导线连接，在预清洁步骤之前在该导线孔中沉积一富硅氮化硅层以作为隔离介质层。上述制备方法中，利用富硅氮化硅层沉积工艺代替了传统的氮化硅沉积，从而减轻了由于NH₃的分解或反应所导致的导线孔中隔离介质层上下不均匀的问题，由此避免了由于隔离介质层分布不均所导致的刻蚀问题，提高了工艺的稳定性和可靠性。

技术领域

本申请涉及三维(3D)存储器技术领域，更为具体的说，涉及一种包括富硅氮化硅隔离介质层的3D NAND导线孔的制备方法。

背景技术

随着闪存的快速发展，3D闪存结构得到了迅速发展，而NAND型闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，3DNAND闪存更是在电子产品中得到了广泛的应用。

在3DNAND结构中，在目前工艺中，在SS(串选择)区中通过多次刻蚀形成多个导线孔，并经过化学气相沉积(CVD)方法在所述导线孔内填充金属钨，从而实现导线连接，图1(a)和1(b)分别是SS区中导线孔和钨导线的示意图，其中示出了SS区在3D NAND中所处的位置。如图1(a)所示在SS区中通过多次刻蚀形成多个导线孔101；然后如图1(b)所示向上述导线孔101中填充CVD钨金属，从而形成了钨导电插塞结构108。

现有技术中，在没有侧壁隔离层的导线孔中形成金属钨插塞时，采用如下工艺流程：首先在SS区通过多次刻蚀形成多个导线孔开口；在每次刻蚀步骤之后均通过预清洁工艺对导线孔开口进行清洁处理；最后在导线孔中填充钨沉积层从而形成金属钨插塞。在上述工艺中，在每次刻蚀之后均会进行酸洗从而进行预清洁处理，在该步骤中由于没有隔离介质层进行保护因此酸洗会腐蚀导线孔从而导致导线孔尺寸变大，并会使得侧壁的二氧化硅和底部的金属钨导线产生损伤，图2(a)就示出了导线孔在没有隔离介质层保护的情况下，经由酸洗而产生的导线孔尺寸变大问题，图2(b)则示出了酸洗对导线孔的侧壁产生的损伤，图2(c)示出了在具有上述问题的导线孔的底部所产生的钨损伤问题。因此为了避免上述问题，在现有技术中通常在预清洁之前会在导线孔中生长一氮化硅保护层，由此便使得制备所得到的导线孔中具有氮化硅侧壁隔离层。现有技术中针对具有上述氮化硅侧壁隔离层的导线孔，采用图3(a)-3(d)所示的如下工艺流程形成金属钨插塞：首先如图3(a)所示在SS区通过多次刻蚀形成多个导线孔开口201；然后如图3(b)所示在每次刻蚀步骤之后均在此次刻蚀所得到的导线孔开口201中制备一SiN层202，然后通过预清洁工艺对导线孔开口及其上述SiN层进行清洁处理；接着如图3(c)所示刻蚀去除导线孔底部的SiN层，从而形成了位于导线孔侧壁的氮化硅侧壁203；最后如图3(d)所示在导线孔中填充钨沉积层从而形成金属钨插塞结构208。

上述氮化硅层能够在酸洗中保护导线孔侧壁的硅和底层的钨金属，并能防止因酸洗腐蚀而导致的导线孔扩大，但按照传统工艺生长氮化硅时一般采用NH₃气体，而由于重金属对NH₃分解有催化作用，并且可能存在重金属W与NH₃之间的反应，因此会使得所形成的SiN层的台阶覆盖性较差，并会对导线电阻产生影响。这会造成导线孔中上下部氮化硅层存在厚度不均匀的问题，具体如图4(a)-4(c)所示，图4(a)-4(c)分别为导线孔上部、中部和底部的SiN层测绘图，如图可见，导线孔愈往下所形成SiN层厚度愈厚，而该SiN层在导线孔底部的厚度接近顶部厚度的两倍。SiN层的上述厚度分布给后续的导线孔底部SiN刻蚀带来一定的影响，从而使得该SiN层刻蚀需要更多的能量或者时间，并且由于SiN硬度较大，在步骤3(c)中打开底部已经沉积的SiN所需要的刻蚀能量较大，从而会导致使得过量刻蚀出现的概率增大，以致于导致底部的金属W损伤，从而给工艺的稳定性和可靠性带来一定的困难。根据图5所示的底部刻蚀之后能谱仪(EDS)测绘图可见，现有技术所制备的SiN层在底部刻蚀之后会具有明显的氮残留。而图6则示出了过量刻蚀后的导线孔，如图6虚线框中所示出的导线孔，由于过量刻蚀因而会导致导线连接存在错误从而影响器件的电性能。

发明内容