[发明专利]一种具有高耦合率的闪存单元结构及制备方法

说明书

技术领域

本发明涉及半导体工艺领域，尤其涉及一种具有高耦合率的闪存单元结构及制备方法。

背景技术

闪存由于其具有高密度、低价格、电可变成、可擦除等优点已被广泛作为非易失性记忆体应用的最优选择。目前闪存单元主要是在65nm技术节点进行。随着对大容量闪存的要求，利用现有的技术节点，每片硅片上的芯片数量将会减少。随着新的技术节点的日益成熟，也督促闪存单元用高节点的技术进行生产。这意味着需要将闪存单元的尺寸进行缩减。缩减闪存单元的尺寸会降低闪存单元的有源区宽度和沟道的长度，进而影响闪存单元的性能。有源区的宽度减少，会导致电流降低，擦除的电流降低，容易出现擦除失效。

因此，为了在缩减尺寸的前提下，提高擦除性能，就需要增加闪存单元的耦合率。降低隧穿氧化层的有效宽度，即可增加闪存单元的耦合率，而目前还没有与之相关的闪存单元结构及其制备方法公开报道。

发明内容

本发明的目的是针对现有技术中的不足，提供一种具有高耦合率的闪存单元结构及制备方法。

为实现上述目的，本发明采取的技术方案是：

一种具有高耦合率的闪存单元结构，包括：

半导体衬底，所述半导体衬底具有两个浅沟槽隔离和有源区，所述有源区位于两个浅沟槽隔离之间的所述半导体衬底内；

隧穿氧化层，形成在具有所述有源区的所述半导体衬底上表面；

浮栅，沉积在所述隧穿氧化层上表面以及所述浅沟槽隔离靠近有源区的上表面；

介质层，沉积在所述浮栅的上表面和侧壁，以及沉积在所述浅沟槽隔离的上表面；

控制栅，沉积在所述介质层的上表面及侧壁；

所述浅沟槽隔离的顶部尺寸等于所述有源区的顶部尺寸；

所述隧穿氧化层的尺寸等于所述有源区的顶部尺寸。

优选的，所述浅沟槽隔离的材料为氧化硅。

优选的，所述介质层是一种三层结构，自下至上依次为第一氧化层、第一氮化层、第二氧化层。

优选的，所述第一氧化层的材料为氧化硅。

优选的，所述第一氮化层的材料为氮化硅。

优选的，所述第二氧化层的材料为氧化硅。

一种具有高耦合率的闪存单元的制备方法，包括以下步骤：

步骤S1、提供一半导体衬底，在所述半导体衬底上形成一垫氧化层，所述垫氧化层覆盖在所述半导体衬底表面；

步骤S2、在所述垫氧化层上形成第一掩膜层，所述第一掩膜层覆盖在所述垫氧化层表面；

步骤S3、在所述第一掩膜层、所述垫氧化层和所述半导体衬底内形成沟槽；

步骤S4、形成一介质层，使介质层填充所述沟槽以及覆盖在所述第一掩膜层表面；

步骤S5、减薄所述介质层，并去除所述第一掩膜层；

步骤S6、形成一图案化的第二掩膜层，使所述第二掩膜层覆盖在所述垫氧化层表面；

步骤S7、刻蚀所述垫氧化层和所述介质层；

步骤S8、去除所述第二掩膜层；

步骤S9、进行剩余工艺，形成闪存单元结构。

优选的，所述第一掩膜层的材料为氮化硅。

优选的，所述步骤S5中，所述减薄的方法为化学机械研磨。

优选的，所述步骤S7中，所述刻蚀为干法刻蚀。

本发明采用以上技术方案，与现有技术相比，具有如下技术效果：

本发明的一种具有高耦合率的闪存单元结构及制备方法，通过增加浅槽隔离淀积前的氮化硅吃退量，使浅槽隔离顶部尺寸增加；在后续工艺过程中，浅槽隔离顶部会被消耗；由于浅槽隔离顶部尺寸较大，消耗后的浅槽隔离顶部尺寸等于实际有源区顶部的尺寸，从而进行后续浮栅工艺时，使得浮栅底部的宽度等于有源区顶部尺寸，从而降低了浮栅对衬底的电容，进而增加了闪存单元的耦合率；相较于现有工艺，该结构能够后有效提高65nm制程的闪存单元的耦合率，提高擦除效率，提高闪存性能。

附图说明

附图1是现有技术中的闪存单元结构。

附图2是本发明的一种优选实施例的闪存单元结构。

附图3a～3b是现有技术的闪存单元结构与本发明的一种优选实施例的闪存单元结构的对比图。

附图4是本发明的一种优选实施例的制备方法的流程图。

附图5～12是本发明的一种优选实施例的制备闪存单元结构的过程图。

具体实施方式