[发明专利]集成电路的制造方法

说明书

本公开实施例提供集成电路的制造方法。此方法包含提供基底，其具有顶面和从顶面凹陷的沟槽，将敏感材料层涂布于基底的顶面上，其中敏感材料层填入沟槽中，对敏感材料层执行活化处理，使得部分的敏感材料层化学性地改变，以及对敏感材料层执行湿式化学工艺，使得敏感材料层位于沟槽之上的顶部部分被移除，其中敏感材料层的剩余部分的顶面与基底的顶面大致上共平面。该方法可以消除凹凸不平的轮廓，提供了平坦化的顶面。

技术领域

本发明实施例有关于半导体装置的制造方法，特别有关于平坦化的方法。

背景技术

半导体集成电路(integrated circuit，IC)产业已经历指数型成长。集成电路材料和设计的科技发展已生产好几代的集成电路，且每一代都具有比前一代更小和更复杂的电路。在集成电路发展的过程中，几何尺寸(也即是，可用制造工艺产生的最小元件或线路)缩小的同时，对平坦化的要求通常也会增加。这是由各种因素所导致，这些因素包含景深(depth of focus，DOF)和微影图案化(lithography patterning)的解析度。随着部件(feature)尺寸缩小，通过微影投影系统(lithography projection system)形成的图案对焦点误差(focus error)更为敏感。景深与焦点误差的范围有关，焦点误差的范围是工艺可以容许的可接受解析度。换句话说，当部件尺寸变小时，微影图像的解析度必须增加，且景深也减小。这需要晶圆的顶面平坦化，以符合对景深的需求。目前已经使用、测试或提出各种方法来改善晶圆表面的平坦化，以在工艺过程中维持对景深和解析度的要求。

然而，当制造更小的部件尺寸时，现有的方法仍不令人满意。再者，现有的方法对于横跨晶圆具有不均匀的图案负载(pattern loading)而言更加复杂。需要的是一种方法和此方法所使用的材料，其可以在此领域获得改善和解决上述问题。

发明内容

根据本发明的一些实施例，提供集成电路的制造方法。此方法包含提供基底，其具有顶面和从顶面凹陷的沟槽，将敏感材料层涂布于基底的顶面上，其中敏感材料层大致上填入沟槽中，对敏感材料层执行活化处理，使得部分的敏感材料层化学性地改变，以及对敏感材料层执行湿式化学工艺，使得敏感材料层位于沟槽上的顶部部分被移除，其中敏感材料层的剩余部分的顶面与基底的顶面大致上共平面。

根据本发明的另一些实施例，提供集成电路的制造方法。此方法包含提供具有凹陷沟槽的基底，将感光材料层涂布于基底的顶面和凹陷沟槽上，对感光材料层执行毯覆式曝光工艺，使得只有感光材料层的顶部部分以高于曝光临界值的剂量曝光，以及对感光材料层执行显影工艺，藉此移除感光材料层的顶部部分。

根据本发明的又一些实施例，提供集成电路的制造方法。此方法包含提供具有凹陷沟槽的基底，形成顺应于基底的酸层，将酸敏感材料层涂布于基底的顶面上，其中酸敏感材料层直接接触酸层，对酸敏感材料层执行处理，使得酸敏感材料层中靠近酸层的部分化学性地改变，以及对酸敏感材料层执行清洗工艺，使得酸敏感材料层中未改变的部分被移除。

附图说明

为了让本发明实施例的各个观点能更明显易懂，以下配合说明书附图作详细说明。应该注意，根据产业的标准范例，各个部件(features)未必按比例绘制且仅用于图示对其进行说明目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1为根据一些实施例，说明微影图案化方法的流程图。

图2A、2B、2C、2D、2E和2F为根据一些实施例，绘示在各个制造阶段的半导体结构的剖面图。

图3为根据一些实施例，说明微影图案化方法的流程图。

图4A、4B、4C和4D为根据一些实施例，绘示在各个制造阶段的半导体结构的剖面图。

图5A和5B为根据一些实施例，绘示光酸产生剂的化学结构。

图6A和6B为根据一些实施例，绘示热酸产生剂的化学结构。